JPS61253837A - 高密度ｌｓｉ基板 - Google Patents
高密度ｌｓｉ基板Info
- Publication number
- JPS61253837A JPS61253837A JP60094915A JP9491585A JPS61253837A JP S61253837 A JPS61253837 A JP S61253837A JP 60094915 A JP60094915 A JP 60094915A JP 9491585 A JP9491585 A JP 9491585A JP S61253837 A JPS61253837 A JP S61253837A
- Authority
- JP
- Japan
- Prior art keywords
- wirings
- clock
- lsi
- wiring
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子装置に使用される高密度ＬＳＩ基板に関す
る。
る。
従来の高密度ＬＳＩ基板は搭載されたＬＳＩ間の電気的
接続のために表面層および内層の複数層からなる信号層
に一般信号配線、クロック配線および電源配線を有した
ＬＳＩ基板を含んでおり、第４図に示すように全体の過
半数を占める一般信号配線とクロック配線は同一パター
ン形状をしている。
接続のために表面層および内層の複数層からなる信号層
に一般信号配線、クロック配線および電源配線を有した
ＬＳＩ基板を含んでおり、第４図に示すように全体の過
半数を占める一般信号配線とクロック配線は同一パター
ン形状をしている。
しかしながら、このような上述した従来の高密度ＬＳＩ
基板は一般信号配線およびクロック配線が断線または短
絡したときには全工程終了後に布線という細いクープル
による修理をしているが、電子装置が高性能になり、ク
ロック信号が高速になると電気的制約からクロック配線
については布線による修理ができな（、ＬＳＩ基板内に
多数あるクロック配線のうち１本でも断線または短絡が
あると高密度ＬＳＩ基板全体が不良品になってしまう。
基板は一般信号配線およびクロック配線が断線または短
絡したときには全工程終了後に布線という細いクープル
による修理をしているが、電子装置が高性能になり、ク
ロック信号が高速になると電気的制約からクロック配線
については布線による修理ができな（、ＬＳＩ基板内に
多数あるクロック配線のうち１本でも断線または短絡が
あると高密度ＬＳＩ基板全体が不良品になってしまう。
このため、クロック配線の製造過程でその断線短絡を修
理する必要があるが、クロック配線と一般信号配線の区
別がつかないため、線幅が通常数＋μｍという微細なパ
ターンでΦりまた非常に多数な全配線について、断線、
短絡をチェ、りするのは、たいへんな工数がかかりまた
チェ、り漏れも多くなるという欠点があった。
理する必要があるが、クロック配線と一般信号配線の区
別がつかないため、線幅が通常数＋μｍという微細なパ
ターンでΦりまた非常に多数な全配線について、断線、
短絡をチェ、りするのは、たいへんな工数がかかりまた
チェ、り漏れも多くなるという欠点があった。
本発明の高密度ＬＳＩ基板は、複数のＬＳＩを搭載し表
面層および内層からなる信号層に多数の一般信号配線、
クロック配線および電源配線をし前記クロック配線の一
部に１個または複数の特殊形状部（たとえば円形部又は
矩形部）を有したＬＳＩ基板を含んで構成される。
面層および内層からなる信号層に多数の一般信号配線、
クロック配線および電源配線をし前記クロック配線の一
部に１個または複数の特殊形状部（たとえば円形部又は
矩形部）を有したＬＳＩ基板を含んで構成される。
次に、本発明の実施例について、図面を蓼照して説明す
る。
る。
図に示す信号層の拡大平面図である。
第１図および第２図に示す高密度ＬＳＩ基板は、信号１
ｉ１３を含むＬＳＩ基板２と、前記ＬＳＩ基板２に搭載
されたＬＳＩ１とを含んで構成きれる。
ｉ１３を含むＬＳＩ基板２と、前記ＬＳＩ基板２に搭載
されたＬＳＩ１とを含んで構成きれる。
ＬＳＩＩはＬＳＩ基板２に多数実装され、各ＬＳＩ１間
は表面層および内層の導体パターンによって電気的に接
続されている。表面層および内層の導体パターンには、
一般信号配線４．クロック配線５．電源配線があり、こ
のうち一般信号配線４とクロック配線５は同一層に配線
されている。
は表面層および内層の導体パターンによって電気的に接
続されている。表面層および内層の導体パターンには、
一般信号配線４．クロック配線５．電源配線があり、こ
のうち一般信号配線４とクロック配線５は同一層に配線
されている。
本発明の特徴は第３図に示すようにクロック配線５の一
部に特殊形状部６（たとえば円形部、矩形部）が設けら
れ、クロック配線５が一般信号配線４と明確に区別され
ているところにある。これにより信号層３の製造段階で
は、目印の特殊形状部６を有するクロック配線５のみに
注目して、この断線・短絡を修理すればよく、チェ、ク
エ数の大幅な削減ができるだけでなく、チェック漏れに
よる不良品の製造も防止でき、製造歩留りを向上するこ
とができる。
部に特殊形状部６（たとえば円形部、矩形部）が設けら
れ、クロック配線５が一般信号配線４と明確に区別され
ているところにある。これにより信号層３の製造段階で
は、目印の特殊形状部６を有するクロック配線５のみに
注目して、この断線・短絡を修理すればよく、チェ、ク
エ数の大幅な削減ができるだけでなく、チェック漏れに
よる不良品の製造も防止でき、製造歩留りを向上するこ
とができる。
本発明の高密度ＬＳＩ基板は、各種配線のうちクロック
配線だけに特殊形状部を設けることにより、製造工数を
削減できるとともに製造歩留りを向上することができる
という効果がある。
配線だけに特殊形状部を設けることにより、製造工数を
削減できるとともに製造歩留りを向上することができる
という効果がある。
第１図は本発明の一実施例を示す平面図、第２図は第１
図に示す実施例の断面図、第３図は第２図に示す信号層
の拡大平面図、第４図は従来の一例における信号層の拡
大平面図である。 １・・・・・・ＬＳＩ、２・・・・・・ＬＳＩ基板、３
・・・・・・信号層、４・・・・・・一般信号配線、５
・・・・・・クロック配線、６・・・・・・特殊形状部 第１図 第３図 第４凶
図に示す実施例の断面図、第３図は第２図に示す信号層
の拡大平面図、第４図は従来の一例における信号層の拡
大平面図である。 １・・・・・・ＬＳＩ、２・・・・・・ＬＳＩ基板、３
・・・・・・信号層、４・・・・・・一般信号配線、５
・・・・・・クロック配線、６・・・・・・特殊形状部 第１図 第３図 第４凶
Claims (1)
- 表面層および内層からなる信号層に多数の一般信号配
線、クロック配線および電源配線を有して前記クロック
配線の一部に１個以上の特殊形状部を有するＬＳＩ基板
と、前記ＬＳＩ基板に搭載されたＬＳＩを含むことを特
徴とする高密度ＬＳＩ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094915A JPH0691164B2 (ja) | 1985-05-02 | 1985-05-02 | 高密度ｌｓｉ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094915A JPH0691164B2 (ja) | 1985-05-02 | 1985-05-02 | 高密度ｌｓｉ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61253837A true JPS61253837A (ja) | 1986-11-11 |
| JPH0691164B2 JPH0691164B2 (ja) | 1994-11-14 |
Family
ID=14123295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60094915A Expired - Fee Related JPH0691164B2 (ja) | 1985-05-02 | 1985-05-02 | 高密度ｌｓｉ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691164B2 (ja) |
-
1985
- 1985-05-02 JP JP60094915A patent/JPH0691164B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691164B2 (ja) | 1994-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5290971A (en) | Printed circuit board provided with a higher density of terminals for hybrid integrated circuit and method of fabricating the same | |
| JPH0236285Y2 (ja) | ||
| JPH0727968B2 (ja) | 半導体集積回路装置 | |
| JPH07111971B2 (ja) | 集積回路装置の製造方法 | |
| JP2874682B2 (ja) | 半導体装置 | |
| KR930000614B1 (ko) | 반도체 집적회로장치 | |
| JPS61253837A (ja) | 高密度ｌｓｉ基板 | |
| US6484291B1 (en) | Library for storing pattern shape of connecting terminal and semiconductor circuit designed with different design rules | |
| JP3408590B2 (ja) | 多層プリント基板の配線構造 | |
| EP0171783A2 (en) | Module board and module using the same and method of treating them | |
| JPH01260884A (ja) | 補助パターンを有するプリント配線板 | |
| JP3634596B2 (ja) | 半導体装置 | |
| JPH1140698A (ja) | 配線基板 | |
| JP2580727B2 (ja) | 多層プリント基板の配線方法 | |
| JPS6229156A (ja) | 高密度ｌｓｉ基板 | |
| JPH1117315A (ja) | 可撓性回路基板の製造法 | |
| JPS60160641A (ja) | リ−ドレスパツケ−ジｉｃの基板実装方法 | |
| JPH0221696A (ja) | 多層配線基板 | |
| US20050111207A1 (en) | Package substrate for integrated circuit and method of making the substrate | |
| JP2522585Y2 (ja) | ドーナツ型ジヤンパ線ユニツト | |
| JPS5845974A (ja) | サ−マルヘツド | |
| JPS6337692A (ja) | 多層印刷基板 | |
| JPS60173865A (ja) | 半導体装置 | |
| JPH01239950A (ja) | 半導体ウエハ | |
| JPS59161892A (ja) | パタ−ン配線基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |