JPS6124820B2 - - Google Patents

Info

Publication number
JPS6124820B2
JPS6124820B2 JP55185917A JP18591780A JPS6124820B2 JP S6124820 B2 JPS6124820 B2 JP S6124820B2 JP 55185917 A JP55185917 A JP 55185917A JP 18591780 A JP18591780 A JP 18591780A JP S6124820 B2 JPS6124820 B2 JP S6124820B2
Authority
JP
Japan
Prior art keywords
layer
gold
nickel
semiconductor element
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP55185917A
Other languages
English (en)
Other versions
JPS57109345A (en
Inventor
Yoshio Ito
Mitsuo Kobayashi
Toshio Tetsuya
Osamu Usuda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP55185917A priority Critical patent/JPS57109345A/ja
Publication of JPS57109345A publication Critical patent/JPS57109345A/ja
Publication of JPS6124820B2 publication Critical patent/JPS6124820B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

【発明の詳細な説明】 本発明は半導体装置に関し、特に半導体素子の
マウント部及びこれがマウントされる素子配設基
材の構造を改良した半導体装置に係る。
一般に、半導体装置は第１図及び第２図に示す
構造のものが知られている。即ち、第１図はシリ
コン半導体素子（例えばバイポーラ半導体素子）
を素子配設基材（例えばリードフレーム）にマウ
ントし、さらにワイヤボンデイングした状態を示
す斜視図、第２図は樹脂封止、カツテイング加工
後の状態を示す断面図で図中の１は半導体素子が
マウントされるアイランド部２及びワイヤがボン
デイングされるリード部３ａ，３ｂを有するリー
ドフレームである。このリードフレーム１のアイ
ランド部２、リード部３ａ，３ｂのボンデイング
部周囲には銀層４が被覆されている。また、前記
アイランド部２には上面にベース、エミツタの
Al電極５ａ，５ｂを有するシリコン半導体素子
６が金を主成分とする層７を介してマウントされ
ている。この半導体素子６のAl電極５ａ，５ｂ
には夫々金ワイヤ８ａ，８ｂが接続され、かつこ
れら金ワイヤ８ａ，８ｂの他端はベース、エミツ
タの電極として機能するリード部３ａ，３ｂに
夫々ポストボンデイングされている。更に図中の
９は半導体素子６を含むアイランド部２及びリー
ド部３ａ，３ｂの金ワイヤ８ａ，８ｂ接続部付近
を覆う樹脂封止層である。なお、樹脂封止層９か
ら露出したリード部３ａ，３ｂは半田層１０が被
覆されている。
ところで、上述した半導体装置においてリード
フレーム１のアイランド部２に半導体素子６をマ
ウントするには、従来、次のような方法により行
なわれている。
第３図に示す如く銅もしくは銅合金からなるリ
ードフレーム１のアイランド部２等に電気メツキ
手段により銀層４を被覆し、このアイランド部２
上に板状の金プリフオーム体１１及び半導体素子
６を順次重ねて載置した後、400〜450℃で加熱し
つつ半導体素子６をリードフレーム１の面と略平
行に振動を与え、金−シリコン共晶を形成すると
同時に、シリコン−金−銀の三元合金層を形成し
マウントする。
しかしながら、上記方法は次のような種々の欠
点があつた。
シリコン半導体素子６よりも相当大きい金プ
リフオーム体１１を用いるため、マウント時の
半導体素子の位置決め精度が悪く、後工程での
不良発生が避けられない。
金プリフオーム体１１をリードフレーム１の
アイランド部２に載置する工程を要し、作業の
煩雑さを招くばかりか、プリフオーム体を高精
度に載置するための装置を必要とする。
高価の金の使用量が多く、半導体装置のコス
ト高騰の一因となる。
マウント工程において、金プリフオーム体１
１をリードフレーム１上の定位置に載置するた
めの時間と振動を与えるための時間を要し、生
産性が低い。
マウント工程において、400〜450℃の加熱が
必要なため、半導体素子への熱影響が大きく、
素子の電気特性を悪化させたり、破損を生じる
恐れがある。
充分に高い接合強度を得ることが難しく、か
つ強度のばらつきが大きいため、製品の信頼性
が低い。
半導体素子を振動させて共晶を行なわせるた
め、半導体素子が破損したり、電気特性を劣化
させる。
リードフレーム上に金プリフオーム体を圧着
し、合金層を作つてマウントするため、リード
フレームにメツキ法などの手段で銀層を被覆す
る工程が必要となり、製造工程が増えるばかり
か、リードフレームも高価となる。
リードフレーム上の銀層の厚さを２〜３μｍ
程度に薄くし、金プリフオーム体を介して半導
体素子をマウントすると、シリコン−金−銀−
銅の金属間化合物ができる。このため、熱伝導
率が高く、半導体装置の熱抵抗値も高くなり半
導体素子の電気特性の劣化や破損を招き易くな
る。
前記の対策としてリードフレーム上に５μ
ｍ以上の銀層をメツキするか、或いはニツケル
などの金属層を介して銀層をメツキするか、い
ずれかにより下地の銅が銀を介して金又はシリ
コン中に入らないようにすることが行なわれて
いる。しかし、こうした方法ではメツキ工程が
長くなつたり、煩雑化し、特に銀層を厚くする
と銀の使用量が増え、高価となる。
リードフレーム上の銀層は、空気中に放置す
ると硫化が起こり、簡単な処理による除去も難
しいため、素子のマウント性が悪化する。この
ため、リードフレームに銀層をメツキした後の
保管に細心の注意を必要とする。
リードフレーム上の銀層の厚さが薄くなる
と、下地の金属が酸化し、銀層の膨れや剥離を
生じ、特に高温高湿になると、更にその膨れや
剥離が発生し易くなる。
このようなことから、半導体素子をリードフレ
ームにマウントする方法として、第４図に示す如
く、銅もしくは銅合金からなるリードフレーム１
のアイランド部２等に電気メツキ手段により銀層
４を被覆し、このアイランド部２上に金プリフオ
ーム体１１及びマウント面に厚さ1000〜3000Åの
金もしくは金合金の層１２を有する半導体素子６
を順次重ねて載置した後、400〜450℃で加熱し振
動を与えずに金−シリコン共晶を形成すると同時
にシリコン−金−銀の三元合金層を形成しマウン
トする方法が知られている。この方法によれば前
述したの欠点は解消できるものの他の点は改良
することができないばかりか、新たに半導体素子
のマウント面に金又は金合金の層を形成する工程
が必要となり、かつ価格も高くなる。
また、別の方法として第５図に示す如く銅もし
くは銅合金からなるリードフレーム１のアイラン
ド部２等に電気メツキ手段により銀層４を被覆
し、更にこのアイランド部２の銀層４のマウント
部に電気メツキ等により0.5〜３μｍの金又は金
合金のメツキ層１３を被覆し、このメツキ層１３
上にマウント面に厚さ1000〜3000Åの金もしくは
金合金の層１２を有する半導体素子６を載置した
後、400〜450℃で加熱し振動を与えずに金−シリ
コン共晶を形成すると同時にシリコン−金−銀の
三元合金層を形成しマウントする方法が行なわれ
ている。この方法によれば前述した、、、
、の欠点は解消できるものの、他の点は改良
することができない。しかも、リードフレームの
銀層上に金メツキを行なうため、第３図に示した
方法よりも金の使用量が増し、工程も増え、時間
が長くなる。
更に、別な方法として、第６図に示す如くマウ
ント面に金−シリコン共晶層１４を有する半導体
素子６を用い、これを銀層４が被覆されたリード
フレーム１のアイランド部２にマウントする方法
がある。この方法によれば、前述した〜の欠
点は解消できるものの、〜に挙げた問題点は
解消できない。しかも、新たな欠点として半導体
素子を作製するためのシリコン基板の割断が極め
て困難となる。即ち、マウントに必要な金−シリ
コン共晶層の厚さは最小１μｍで、個々の素子に
分割するにあたつて、通常と逆に金−シリコン共
晶層側からダイシングラインに沿つて切断する方
法が提案されている（特開昭52−132778号公
報）。しかし、実際上切断線とダイシングライン
の位置合せが非常に困難な上、位置ずれが100μ
ｍ以上になる欠点を有する。
これに対し、本出願人は既に第７図ａに示す如
く半導体素子６のマウント面にバリア層としての
バナジウム層１５、ニツケル層１６を積層し更に
金−ゲルマニウム合金層１７、金層１８を積層し
たものを用い、この半導体素子６を銀層４が被覆
されたリードフレーム１のアイランド部２に加熱
押圧し、金−銀の金属間化合物を介してマウント
した構造の半導体装置（第７図ｂ図示）を提案し
た。こうした方法によれば前述した〜の問題
点を解消でき、更にリードフレーム１上の銀層の
厚さをそれほど考慮せずにマウントを行なえる
が、リードフレームに銀層を被覆したことに伴な
う〜の問題点は未だ解消し得ない。
なお、上述した問題点は素子配設基材としてリ
ードフレームを用いる代りにステムを用いた場合
でも同様に起こる。
本発明は上述した問題点を一挙に解決するため
になされたもので、金プリフオーム体を使用せ
ず、かつ素子配設基材のマウント部に銀層を被覆
せずに、該基材の素地に半導体素子をマウントし
た半導体装置を提供しようとするものである。
すなわち、本発明はニツケルもしくはニツケル
合金の単体からなる素子配設基材と、半導体素子
と、該半導体素子のマウント面に銅、バナジウ
ム、アルミニウム、チタニウム、クロム、モリブ
デン、クロム合金から選ばれる１種または２種以
上の第１バリア層、ニツケルもしくはコパールな
どのニツケル合金からなる第２バリア層、並びに
ゲルマニウムを５〜20％含む金及びゲルマニウム
を主成分とする合金層をこの順序で積層した三層
構造のろう材とを用い、銀層が被覆されていない
前記基材そのものの上に前記素子を前記ろう材を
介してマウントしたことを特徴とするものであ
る。
本発明において、ろう材の一方の構成材である
第１及び第２のバリア金属層は、マウント時の熱
処理に際し、ろう材の他方の構成材である金及び
ゲルマニウムを主成分とする合金層と半導体素子
を構成するシリコンとが反応するのを阻止し、半
導体素子と素子配設基材の接合部に硬くて脆く、
かつ熱抵抗の劣るAu−Cu−Siの金属間化合物が
形成されるのを防止する役目を有する。特に、第
１バリア金属層はバリア効果の他に、半導体素子
と第２バリア金属層とを良好に接着する働きを
し、第２バリア金属層は、バリア効果の他に、第
１バリア金属層と前記合金層とを良好に接着する
働きをするため、半導体素子に対してろう材を一
体的に接着できる。かかる第１のバリア金属層の
厚さは、100〜1000Å、第２バリア金属層は500〜
10000Å程度にすることが望ましい。
本発明において、ろう材の他方の構成材である
金及びゲルマニウムを主成分とする合金層は素子
配設基材（Ni又はNi合金）に対して半導体素子
を良好にマウントする役目をする。かかる合金層
中のゲルマニウム添加量は５〜20％にすることが
必要である。この理由はゲルマニウムの添加量を
５％未満にすると、シリコン基板の割断に際し、
該合金層が割れ難くなり、かといつてその添加量
が20％を越えると、マウント時の温度を450℃以
上に高くしなければ十分な接合が得難くなり、ひ
いては半導体素子の電気特性に悪影響を及ぼす恐
れがあるからである。このような合金層の厚さ
は、0.3〜2.5μｍ程度にすることが望ましい。な
お、必要に応じて、該合金層中のゲルマニウムの
酸化を防止するために、合金層上に更に金、銀、
白金から選ばれる金属層を被覆してもよい。こう
した金属層の厚さは500〜3000Åの範囲にするこ
とが望ましい。
本発明における素子配設基材としては、例えば
リードフレーム、ステム等を挙げることができ
る。かかる素子配設基材は加熱下で酸下され易い
が、還元され易く清浄な面を表出し得るニツケル
もしくはコパールなどのニツケル合金の単体から
なるものである。
次に、本発明の一実施例を第８図及び第９図を
参照して説明する。
第８図は例えばバイポーラ型半導体素子をリー
ドフレームにマウントし、更にワイヤボンデイン
グを行なつた状態を示す斜視図、第９図は樹脂封
止、カツテイング加工を施した後の半導体装置を
示すものである。図中１０１は半導体素子がマウ
ントされるアイランド部１０２及びワイヤボンデ
イングされるリード部１０３ａ，１０３ｂを有す
るニツケル単体からなるリードフレームである。
また、図中の１０４は第１０図に示す如くマウン
ト面に厚さ約600Åのパナジウム層１０５、厚さ
約2000Åのニツケル層１０６、厚さ1.0μｍの
金・ゲルマニウム（Ge 12wt％）合金層１０７及
び厚さ1000Åの金層１０８が順次積層された三層
構造のろう材を有するバイポーラ型シリコン半導
体素子であり、この半導体素子１０４は第９図に
示す如く前記ニツケル単体からなるリードフレー
ム１０１のアイランド部１０２に加熱押圧によつ
てマウントされている。つまり、半導体素子１０
４はアイランド部１０２に半導体素子１０４のシ
リコンが含有されないAu−Ge−Niの全率固溶体
からなる接合層１０９を介してマウントされてい
る。また、前記半導体素子１０４の上面にはベー
ス、エミツタのAl電極１１０ａ，１１０ｂが設
けられ、これらAl電極１１０ａ，１１０ｂには
例えば金ワイヤ１１１ａ，１１１ｂの一端が夫々
ボンデイングされ、かつこれら金ワイヤ１１１
ａ，１１１ｂの他端は前記ニツケル単体からなる
リードフレーム１０１のベース、エミツタの電極
として機能するリード部１０３ａ，１０３ｂに
夫々ポストボンデイングされている。このポスト
ボンデイングにおいては金ワイヤ１１１ａ，１１
１ｂとニツケル単体からなるリードフレーム１０
１のリード部１０３ａ，１０３ｂとはAu−Niの
全率固溶体で接合される。そして、半導体素子１
０４を含むリードフレーム１０１のアイライド部
１０２及びリード部１０３ａ，１０３ｂの金ワイ
ヤ１１１ａ，１１１ｂ接続部付近は樹脂封止層１
１２で覆われている。また、樹脂封止層１１２か
ら露出したアイランド部のリード（図示せず）及
びリード部１０３ａ，１０３ｂには半田層１１３
が被覆されている。
なお、上述した半導体装置は例えば以下に示す
方法により造ることができる。
まず、ニツケル製薄片板をプレス加工してニツ
ケル単体からなるリードフレームを作製する。つ
づいて複数個のnpnバイポーラトランジスタが形
成されたシリコン基板のマウント面に厚さ約600
Åのバナジウム層、厚さ約2000Åのニツケル層、
厚さ1.0μｍの金・ゲルマニウム（Ge 12wt％）
合金層及び厚さ1000Åの金属を順次真空蒸着して
積層して三層構造のろう材とした後、シリコン基
板をその上面（マウント面と反対側の面）よりダ
イヤモンドスクライブ又はブレードダイサースク
ライブにより割断して第１０図に示す半導体素子
１０４を作製する。なお、これら半導体素子は塩
化ビニール等で被覆して保管する。次いで、前記
リードフレームを不活性雰囲気、好ましくはH2
−H2のフオーミングガス（還元性雰囲気）中で
370〜400℃に加熱した状態で、このリードフレー
ムのアイランド部に前記半導体素子を振動を与え
ずに50〜80ｇの加重で押圧してマウントする。そ
の後、マウントされた半導体素子のAl電極に金
ワイヤーの一端をボンデイングし、更に金ワイヤ
の他端をニツケル単体のリードフレームのリード
部にポストボンデイングし、更に樹脂封止を施し
た後、延出したリード部等を半田浴に浸漬し半田
処理を施して第９図に示す半導体装置を造る。
しかして、本発明はマウント面にバナジウム層
１０５、ニツケル層１０６からなるバリア金属
層、金・ゲルマニウム合金層１０７及び金属１０
８を順次積層した三層構造のろう材を有する半導
体素子１０４を、ニツケル単体からなるリードフ
レーム１０１のアイランド部１０２に前記ろう材
を介してマウントし、半導体素子１０１からのシ
リコンの含有のないAu−Ge−Niの全率固溶体か
らなる接合層１０９を介して接合するため、半導
体素子１０４をリードフレーム１０１のアイラン
ド部１０２に対して強固にマウントできる。事
実、本発明の半導体装置の信頼性試験を行なつた
ところ、以下の如くなつた。
(i) 耐衝撃試験；本発明の半導体装置及び前述し
た第７図ｂに示すマウント構造の半導体装置の
熱衝撃試験を行なつたところ、第１１図に示す
特性図を得た。なお、図中のＡは本発明の半導
体装置の熱衝撃特性線、Ｂは第７図ｂのマウン
ト構造を有する半導体装置の特性線である。こ
の第１１図より本発明の半導体装置は高温側の
熱衝撃時でも不良率（クラツク発生等）が極め
て低く、マウント性能が良好であることがわか
る。
(ii) ボイリング試験；本発明の半導体装置は98〜
100℃の沸騰水中で連続168時間浸漬しても特性
低下が認められず、公称時間（40時間）を大巾
にクリアーするものであつた。
(iii) P.C.T（プレツシヤコツカーテスト；本発明
の半導体装置は2.5気圧で168時間行なつても特
性低下が認められず、公称条件（2.0気圧、168
時間）より苛酷な条件でも十分良好な特性を保
持した。
(iv) 熱疲労試験；本発明の半導体装置は常温＋
150℃の温度下で５万サイクルの使用に耐え
（公称値、１万サイクル）、かつ常温＋200℃の
温度下でも５万サイクルの使用に耐えた。
また、上記構造の本発明の半導体装置はコレク
タ・エミツタ間飽和電圧、熱抵抗共に従来構造の
半導体装置に比べて良好であつた。
更に、本発明の半導体装置はマウント面にバリ
ア金属層、金・ゲルマニウム合金層を順次積層し
た三層構造のろう材を有する半導体素子を用いる
ことにより、該半導体素子をニツケル単体（もし
くはニツケル合金単体）からなるリードフレーム
のアイランドに良好にマウントできるため、以下
に列挙する如く種々効果を有するものである。
(1) 金プリフオーム体を用いることなく、最低必
要限の金・ゲルマニウム合金層をろう材の一部
としてマウントするため、マウント時における
位置決め精度が良好で後工程でのワイヤボンデ
イングの不良発生を軽減できる。
(2) 金プリフオーム体を用いないため、金プリフ
オーム体をリードフレーム（素子配設基材）に
載置するための装置が不要となり工程も短縮で
きる。
(3) 高価な金は、金・ゲルマニウム合金として最
少必要限しか用いないため、大幅なコストダウ
ムを図ることができる。
(4) シリコンの半導体素子と金・ゲルマニウム合
金層の間の第１、第２のバリア金属層を介在さ
せているため、リードフレームに対して半導体
素子を強固にマウンドでき、しかもバリア金属
層としてバナジウム層とニツケル層との二層構
造とすることにより半導体素子と金・ゲルマニ
ウム合金層の接着強度を著しく向上できる。
(5) 接合に関与する層が金・ゲルマニウム合金か
らなり、前述した従来の如く金・シリコン共晶
層に比べてクツキング性が良好なため、シリコ
ン基板の割断に際し、従来の如く金・シリコン
共晶層側から切断せずに、通常の方法に従つて
シリコン基板上面（マウント面と反対側の面）
からダイシングラインに沿つて行なうことがで
き、高精度の割断が可能となる。即ち、金・シ
リコン共晶（シリコンが2.85wt％）と金・ゲル
マニウム共晶（ゲルマニウムが12wt％）との
クラツキング性を比較すると、各成分の密度は
金19.3、シリコン2.42、ゲルマニウム5.46で、
金・シリコン共晶中に占めるシリコンの体積は
19％、金・ゲルマニウム共晶中に占めるゲルマ
ニウムの体積は33％となり、金・ゲルマニウム
共晶はゲルマニウムの占める体積が相当大で、
金の占める比率が低いため、金・シリコン共晶
に比べてクラツキングが容易となり、上述の如
くシリコン基板の上面側からの割断が可能とな
る。
(6) 金とゲルマニウムの蒸気圧は10-1トール付近
で近似しているため、金・シリコンまたは金・
アンチモンのような分別蒸発を招くことなく、
真空蒸着法により所定組成の金・ゲルマニウム
合金層を形成できる。
(7) 金・ゲルマニウム合金層に更に金属を被覆す
れば、半導体素子をマウントする以前における
金・ゲルマニウム合金層の酸化を防止でき、マ
ウントの強度が極めて良好となり、信頼性の高
い半導体装置を得ることができる。
(8) マウントに際し、370〜400℃の加熱温度で半
導体素子をニツケル（もしくはニツケル合金）
単体からなるリードフレームに接触させ軽い圧
力で振動を与えることなくAu−Ge−Niの三元
合金層を形成できるため、半導体素子への熱影
響が少なく電気特定も安定し、更に安定したマ
ウントがなされた半導体装置を得ることができ
る。
(9) リードフレーム上には銀層の被覆が不要とな
り、ニツケルもしくはニツケル合金の単体から
なるため、銀メツキ工程の省略できることによ
る工程の短縮化と、リードフレームを安価に製
作できる。
(10) 銀層の被覆が不要となるため銀の欠点である
銀の硫化による接合強度の低下、銀層下の下地
の酸化を解消でき、リードフレームの保管時、
マウント時に細心な注意をはらうことなく、半
導体素子をリードフレームに強固に接合でき
る。
(11) リードフレームに銀層を被覆するためのメツ
キ工程がないので、銀層の信頼試験（銀層の膨
れ、剥れ試験、メツキ厚さ、メツキ不良の試
験）が不要となり、かつ半導体装置の自動化が
容易となり、更にプレス加工後の洗浄が簡単に
なると共に、銀層による方向性の生じない高精
度のリードフレームを得ることができる。その
他、リードフレームの洗浄中に局部電池の発生
による酸化が起こらない。
(12) 金・ゲルマニウム合金層とリードフレームと
のマウントにより形成された接合層は金、ゲル
マニウム、ニツケルの全率形の固溶体で、金属
間化合物とならない。このため、接合層に金属
間化合物ができないので、電気抵抗が小さく、
化学的に安定し、機械的強度の劣化のない高信
頼性の半導体装置を得ることができる。また、
リードフレームの構成材であるニツケル（もし
くはニツケル合金）は酸化され易いが、接合層
は金の拡散もしくは溶融により貴金属化して耐
酸化性が改善される。更に空気中で加熱酸化さ
れても、金が拡散して貴金属層が広くなるた
め、酸化が接合部には起こらない。
(13) リードフレームのポストボンデイング部に
も銀層を被覆せず、つまり銀層の全く被覆され
ていないリードフレームを用いれば、金ワイヤ
をニツケル単体からなるリードフレームのリー
ド部にAu−Niの全率固溶体を介して良好にボ
ンデイングでき、しかも半導体装置を高温雰囲
気中で長時間動作させても、銀のマイグレーシ
ヨン現象による電極リード部間の短絡を解消で
き、信頼性を著しく向上できる。
なお、本発明に係る半導体装置は上記実施例
の如く半導体素子１０４にバナジウム層１０
５、ニツケル層１０６、金・ゲルマニウム合金
層１０７及び金属１０８を順次積層しして三原
構造ろう材とし、このろう材をニツケル単体の
リードフレーム１０１のアイランド部にマウン
トした構造の限定されない。例えば、第１２図
に示す如く、半導体素子１０４のマウント面に
厚さ約600Åのバナジウム層１０５、厚さ約
2000Åのニツケル層１０６及び厚さ1.0μｍの
金・ゲルマニウム合金層１０７を順次積層して
三原構造のろう材とし、このろう材をニツケル
単体からなるリードフレーム１０１のアイラン
ド部にマウントした構造でもよい。また、第１
３図に示す如く半導体素子１０４のマウント面
に厚さ約2500Åのニツケル層１０６′及び金・
ゲルマニウム合金層１０７を順次積層し、これ
をニツケル単体からなるリードフレーム１０１
のアイランド部にマウントしてもよい。
また、本発明に係る半導体装置は上記実施例
の如くニツケル（もしくはニツケル合金）単体
からなるリードフレームに半導体素子をマウン
トする構造に限らず、ニツケルもしくはニツケ
ル合金の単体からなるステムに半導体素子をマ
ウントしてもよい。
更に、本発明に係る半導体装置は半導体素子
のマウント部に当る素子配設基材がニツケルも
しくはニツケル合金の単体からなることが必要
で、ワイヤのポストボンデイング部に必要に応
じて銀層を被覆してもよい。
更にまた、本発明に係る半導体装置は上記実
施例の如く金ワイヤを用いて半導体素子の電極
とリードフレームのリード部とを接続する場合
に限らず、金合金或いはAl、Al合金のワイヤ
を用いて接続してもよい。
以上詳述した如く、本発明によれば金プリフオ
ーム体を使用せず、かつ素子配設基材のマウント
部に銀層を被覆せずに該基材の素地（ニツケルも
しくはニツケル合金の単体）に半導体素子をマウ
ントすることにより、前述の(1)〜(12)に列挙したマ
ウント性能、電気特性等に優れ、安価で高信頼性
の半導体装置を提供できるものである。
【図面の簡単な説明】
第１図はシリコン半導体素子をリードフレーム
に配設した状態を示す斜視図、第２図は第１図の
リードフレームを樹脂封止し、カツテイングした
後の半導体装置を示す断面図、第３図〜第６図は
夫々従来法による半導体素子のマウント工程を示
す断面図、第７図ａ，ｂは本出願人が既に提案し
た半導体素子のマウント工程を示し、第７図ａは
マウント前の状態を示す断面図、第７図ｂはマウ
ント後の状態を示す断面図である。第８図は本発
明の一実施例を示すシリコン半導体素子をリード
フレームにマウント、ボンデイングした状態の斜
視図、第９図は第８図のリードフレームを樹脂封
止し、カツテイング加工した後の半導体装置を示
す断面図、第１０図は半導体素子をマウントする
前の状態を示す断面図、第１１図は本発明の半導
体装置及び第７図ｂの従来の半導体装置における
熱衝撃特性を示す線図、第１２図、第１３図は
夫々本発明の他の実施例を示す半導体素子のマウ
ント前の状態の断面図である。 １０１……ニツケル単体からなるリードフレー
ム、１０２……アイランド部、１０３ａ，１０３
ｂ……リード部、１０４……バイポーラ型シリコ
ン半導体素子、１０５……バナジウム層、１０
６，１０６′……ニツケル層、１０７……金・ゲ
ルマニウム合金層、１０８……金層、１０９……
接合層、１１０ａ，１１０ｂ……ベース、エミツ
タのAl電極、１１１ａ，１１１ｂ……金ワイ
ヤ、１１２……樹脂封止層。

Claims (1)

    【特許請求の範囲】
  1. １ ニツケルもしくはニツケル合金の単体からな
    る素子配設基材と、半導体素子と、該半導体素子
    のマウント面に銅、バナジウム、アルミニウム、
    チタニウム、クロム、モリブデン、クロム合金か
    ら選ばれる１種または２種以上の第１バリア層、
    ニツケルもしくはニツケル合金からなる第２バリ
    ア層、並びにゲルマニウムを５〜20％含む金及び
    ゲルマニウムを主成分とする合金層をこの順序で
    積層した三層構造のろう材とを用い、銀層が被覆
    されていない前記基材そのものの上に前記素子を
    前記ろう材を介してマウントしたことを特徴とす
    る半導体装置。
JP55185917A 1980-12-26 1980-12-26 Semiconductor device Granted JPS57109345A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP55185917A JPS57109345A (en) 1980-12-26 1980-12-26 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP55185917A JPS57109345A (en) 1980-12-26 1980-12-26 Semiconductor device

Publications (2)

Publication Number Publication Date
JPS57109345A JPS57109345A (en) 1982-07-07
JPS6124820B2 true JPS6124820B2 (ja) 1986-06-12

Family

ID=16179133

Family Applications (1)

Application Number Title Priority Date Filing Date
JP55185917A Granted JPS57109345A (en) 1980-12-26 1980-12-26 Semiconductor device

Country Status (1)

Country Link
JP (1) JPS57109345A (ja)

Also Published As

Publication number Publication date
JPS57109345A (en) 1982-07-07

Similar Documents

Publication Publication Date Title
TWI523724B (zh) A bonding material, a method for producing the same, and a method of manufacturing the bonding structure
JPS60257160A (ja) 半導体装置
JPH08181392A (ja) 電気素子の接合材料および接合方法
JPH0136254B2 (ja)
JPS632358A (ja) リ−ドフレ−ムとそのめっき方法
USH498H (en) Electronic component including soldered electrical leads
JPS6141135B2 (ja)
JP2005051084A (ja) 半導体チップおよびこれを用いた半導体装置
JPS6074539A (ja) 光半導体素子用サブマウント
JPS6124820B2 (ja)
JPS5936425B2 (ja) 中間層を有するリ−ドフレ−ム構造
JPS6395661A (ja) 半導体素子電極
JPS6129142B2 (ja)
JPS592175B2 (ja) 半導体装置
JPS6057221B2 (ja) 半導体装置
JPS6057219B2 (ja) 半導体装置
JP2000068396A (ja) ハーメチックシール用カバー
JP3733708B2 (ja) アルミニウムを用いるシリコンウェハーの接合方法
JPS6143461A (ja) 薄膜多層配線基板
JPS6057220B2 (ja) 半導体装置
JPS5815252A (ja) バンプ構造
JP4775369B2 (ja) 半導体チップ、半導体装置および製造方法
JPS58164232A (ja) 半導体装置
JPH01160025A (ja) 半導体装置
JPS60187032A (ja) 半導体装置