JPS61247072A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS61247072A JPS61247072A JP8779785A JP8779785A JPS61247072A JP S61247072 A JPS61247072 A JP S61247072A JP 8779785 A JP8779785 A JP 8779785A JP 8779785 A JP8779785 A JP 8779785A JP S61247072 A JPS61247072 A JP S61247072A
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- JP
- Japan
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- electrode
- insulating film
- gate
- film
- gate insulating
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000010408 film Substances 0.000 claims description 57
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は例えばマトリックス状に配された液晶表示素子
駆動用薄膜トランジスタとして好適であり、トランジス
タの駆動に用いる各信号電極間のリークを防止し、歩留
りを高めることが可能な薄膜トランジスタの構造に関す
る。
駆動用薄膜トランジスタとして好適であり、トランジス
タの駆動に用いる各信号電極間のリークを防止し、歩留
りを高めることが可能な薄膜トランジスタの構造に関す
る。
一般にマトリックス状の薄膜トランジスタ（以下ＴＰＴ
と呼ぶ）の信号電極であるゲート電極とソース電極の相
互の絶縁性を保つ働きをするものはゲート絶縁膜であり
、この膜の厚さを増すことがリーク防止につながる。（
例えば特開昭５９−８３７６号公報参照） 〔発明が解決しようとする問題点〕 しかしながら、ゲート絶縁膜はＴＰＴの電解効果にも影
響を与えるため、膜厚を増すとＴ Ｆ ’Ｔ特性が悪く
なるという問題があった。
と呼ぶ）の信号電極であるゲート電極とソース電極の相
互の絶縁性を保つ働きをするものはゲート絶縁膜であり
、この膜の厚さを増すことがリーク防止につながる。（
例えば特開昭５９−８３７６号公報参照） 〔発明が解決しようとする問題点〕 しかしながら、ゲート絶縁膜はＴＰＴの電解効果にも影
響を与えるため、膜厚を増すとＴ Ｆ ’Ｔ特性が悪く
なるという問題があった。
本発明は、前記問題点を解決し、各信号電極間の絶縁性
を高め、かつＴＰＴ特性を損なわない様な薄膜トランジ
スタ構造としたものである。
を高め、かつＴＰＴ特性を損なわない様な薄膜トランジ
スタ構造としたものである。
本発明は絶縁性基板上にゲート電極、ゲート絶縁膜、半
導体膜、及びソース電極、ドレイン電極が順に積層形成
された薄膜トランジスタにおいて、前記ゲート絶縁膜は
、トランジスタチャンネル形成領域に相当する部分の前
記ゲート電極上に設けられた第２のゲート絶縁膜と、上
記チャンネル形成領域に相当する部分を除いた前記ゲー
ト電極上に設けられた第１のゲート絶縁膜とを有し、前
記第２のゲート絶縁膜は前記第１のゲート絶縁膜に比べ
て膜厚が薄く形成されていることを特徴とする。
導体膜、及びソース電極、ドレイン電極が順に積層形成
された薄膜トランジスタにおいて、前記ゲート絶縁膜は
、トランジスタチャンネル形成領域に相当する部分の前
記ゲート電極上に設けられた第２のゲート絶縁膜と、上
記チャンネル形成領域に相当する部分を除いた前記ゲー
ト電極上に設けられた第１のゲート絶縁膜とを有し、前
記第２のゲート絶縁膜は前記第１のゲート絶縁膜に比べ
て膜厚が薄く形成されていることを特徴とする。
以下本発明による薄膜トランジスタ構造の一実施例を第
１図、第２図によって説明する。第１図は第２図におけ
るＡ、Ａ’線断面図である。第２図は１個の薄膜トラン
ジスタ及びそれに付属する例えば液晶表示素子からなる
画素を上方から見た図であり、この薄膜トランジスタが
多数個マトリックス状に配列された液晶駆動用のアクテ
ィブマトリックスが構成される。ここで第１図、第２図
に示される薄膜トランジスタの製造方法の一例を説明す
る。透明な絶縁性基板ｌ上にゲート電極２を形成する。
１図、第２図によって説明する。第１図は第２図におけ
るＡ、Ａ’線断面図である。第２図は１個の薄膜トラン
ジスタ及びそれに付属する例えば液晶表示素子からなる
画素を上方から見た図であり、この薄膜トランジスタが
多数個マトリックス状に配列された液晶駆動用のアクテ
ィブマトリックスが構成される。ここで第１図、第２図
に示される薄膜トランジスタの製造方法の一例を説明す
る。透明な絶縁性基板ｌ上にゲート電極２を形成する。
次に、Ｓ’３Ｎ４１ Ｓ ｉＯ２等による第１のゲート
絶縁膜３を製膜し、図に示す様にゲート電極２上の一部
分をエツチングにより穴をあける。その後、第１のゲー
ト絶縁膜３と同様な材質による第２のゲート絶縁膜４、
さらにアモルファスシリコン等からなる半導体膜５を連
続製膜した後、半導体膜５のみを図に示す様に所定パタ
ーンにエツチング形成する。最後にソース電極６、及び
画素を兼ねたドレイン電極７を形成して薄膜トランジス
タが完成する。
絶縁膜３を製膜し、図に示す様にゲート電極２上の一部
分をエツチングにより穴をあける。その後、第１のゲー
ト絶縁膜３と同様な材質による第２のゲート絶縁膜４、
さらにアモルファスシリコン等からなる半導体膜５を連
続製膜した後、半導体膜５のみを図に示す様に所定パタ
ーンにエツチング形成する。最後にソース電極６、及び
画素を兼ねたドレイン電極７を形成して薄膜トランジス
タが完成する。
上記構成によると、ゲート電極２に電圧を印加すると第
２のゲート絶縁膜４を介して半導体膜５に電界がかかり
、ソース・ドレイン間にチャンネルを生じて、ソース電
極６とドレイン電極７の間に電流が流れる。従って第２
のゲート絶縁膜４を薄くすることが特性の向上につなが
る。また、アクティブマトリックスの構造においてはゲ
ート電極ライン２とソース電極ライン６が縦横に交差し
て配されており、特に第２図での両電極ライン２゜６の
交差部８などでの両電極間の絶縁性を高めることが品質
向上の為に重要となるが、これは第１のゲート絶縁膜３
の厚さを増加することで絶縁性を向上させることができ
る。
２のゲート絶縁膜４を介して半導体膜５に電界がかかり
、ソース・ドレイン間にチャンネルを生じて、ソース電
極６とドレイン電極７の間に電流が流れる。従って第２
のゲート絶縁膜４を薄くすることが特性の向上につなが
る。また、アクティブマトリックスの構造においてはゲ
ート電極ライン２とソース電極ライン６が縦横に交差し
て配されており、特に第２図での両電極ライン２゜６の
交差部８などでの両電極間の絶縁性を高めることが品質
向上の為に重要となるが、これは第１のゲート絶縁膜３
の厚さを増加することで絶縁性を向上させることができ
る。
またトランジスタ部においてもゲート電極２とソース電
極６、又はドレイン電極７の重なる部分にはできる限り
膜厚の厚い第１の絶縁層３を挿入する構造をとることに
よりリーク防止効果を上げることができる。即ち、第１
のゲート絶縁膜３にあけられる穴はゲート電極２の存在
する領域、好しくはトランジスタのチャンネル形成領域
に相当する部分内に含まれる大きさが望ましい。但し、
ソース電極６とドレイン電極７の隙間部、即ちトランジ
スタのチャンネル形成領域に相当するゲート電極２上に
は第１のゲート絶縁膜３は存在しない様な構造となって
いるため、第１のゲート絶縁膜３の膜厚はトランジスタ
特性には関係せず、充分厚い膜厚とすることができる。
極６、又はドレイン電極７の重なる部分にはできる限り
膜厚の厚い第１の絶縁層３を挿入する構造をとることに
よりリーク防止効果を上げることができる。即ち、第１
のゲート絶縁膜３にあけられる穴はゲート電極２の存在
する領域、好しくはトランジスタのチャンネル形成領域
に相当する部分内に含まれる大きさが望ましい。但し、
ソース電極６とドレイン電極７の隙間部、即ちトランジ
スタのチャンネル形成領域に相当するゲート電極２上に
は第１のゲート絶縁膜３は存在しない様な構造となって
いるため、第１のゲート絶縁膜３の膜厚はトランジスタ
特性には関係せず、充分厚い膜厚とすることができる。
この様に、２層のゲート絶縁膜３，４のそれぞれに役割
を分担させることにより、トランジスタ特性と絶縁性が
共に優れた素子を作ることができる。また第２のゲート
絶縁膜４と半導体膜５は連続製膜する工程をとるため、
絶縁膜と半導体との界面を清浄に保つという従来の工程
での特徴も失なわれていない。
を分担させることにより、トランジスタ特性と絶縁性が
共に優れた素子を作ることができる。また第２のゲート
絶縁膜４と半導体膜５は連続製膜する工程をとるため、
絶縁膜と半導体との界面を清浄に保つという従来の工程
での特徴も失なわれていない。
次に、本発明による他の実施例を第３図を用いて説明す
る。本実施例の前記実施例と異なる点は、第１のゲート
絶縁膜３の一部をエツチングして穴をあける際、完全に
ゲート電極２が露出するまで穴をあけず、所定ゲート絶
縁膜の一部となるように第１のゲート絶縁膜３を第３の
絶縁膜３Ａとして残す点である。その場合でもこの第３
の絶縁膜３Ａと第２の絶縁膜４との合成膜厚は第１の絶
縁膜３の膜厚に比べて薄く形成されている。例えば第１
の絶縁膜３の材質としてｓ １ｌＮ４ 、ゲート電極２
の材質としてＮｉ−Ｃｒ等を用い、エツチング液として
ＨＦを用いた場合等は、第１のゲート絶縁膜３とゲート
電極２の選択エツチングが困難であるため、本実施例に
よる方法がを効となる。
る。本実施例の前記実施例と異なる点は、第１のゲート
絶縁膜３の一部をエツチングして穴をあける際、完全に
ゲート電極２が露出するまで穴をあけず、所定ゲート絶
縁膜の一部となるように第１のゲート絶縁膜３を第３の
絶縁膜３Ａとして残す点である。その場合でもこの第３
の絶縁膜３Ａと第２の絶縁膜４との合成膜厚は第１の絶
縁膜３の膜厚に比べて薄く形成されている。例えば第１
の絶縁膜３の材質としてｓ １ｌＮ４ 、ゲート電極２
の材質としてＮｉ−Ｃｒ等を用い、エツチング液として
ＨＦを用いた場合等は、第１のゲート絶縁膜３とゲート
電極２の選択エツチングが困難であるため、本実施例に
よる方法がを効となる。
以上に述べたように本発明では、ゲート絶縁膜は、トラ
ンジスタチャンネル形成領域に相当する部分のゲート電
極上に設けられた第２のゲート絶縁膜と、上記チャンネ
ル形成領域に相当する部分を除いたゲート電極上に設け
られた第１のゲート絶縁膜とに分け、第２のゲート絶縁
膜は第１のゲート絶縁膜に比べて膜厚が薄くなるように
形成されているから、トランジスタの特性を損ねること
なく、ソース、ドレイン、ゲートの各信号電極間の絶縁
性を高め、信頼性の高い薄膜トランジスタが得られる。
ンジスタチャンネル形成領域に相当する部分のゲート電
極上に設けられた第２のゲート絶縁膜と、上記チャンネ
ル形成領域に相当する部分を除いたゲート電極上に設け
られた第１のゲート絶縁膜とに分け、第２のゲート絶縁
膜は第１のゲート絶縁膜に比べて膜厚が薄くなるように
形成されているから、トランジスタの特性を損ねること
なく、ソース、ドレイン、ゲートの各信号電極間の絶縁
性を高め、信頼性の高い薄膜トランジスタが得られる。
第１図及び第２図は本発明の一実施例を示す断面図と平
面図、第３図は本発明の他の実施例を示す断面図である
。 １・・・絶縁性基板、２・・・ゲート電極、３・・・第
１の絶縁膜、４・・・第２の絶縁膜、５・・・半導体膜
、６・・・ソース電極、７・・・ドレイン電極。
面図、第３図は本発明の他の実施例を示す断面図である
。 １・・・絶縁性基板、２・・・ゲート電極、３・・・第
１の絶縁膜、４・・・第２の絶縁膜、５・・・半導体膜
、６・・・ソース電極、７・・・ドレイン電極。
Claims (1)
- 【特許請求の範囲】 絶縁性基板上にゲート電極、ゲート絶縁膜、半導体膜、
及びソース電極、ドレイン電極が順に積層形成された薄
膜トランジスタにおいて、 前記ゲート絶縁膜は、トランジスタチャンネル形成領域
に相当する部分の前記ゲート電極上に設けられた第２の
ゲート絶縁膜と、上記チャンネル形成領域に相当する部
分を除いた前記ゲート電極上に設けられた第１のゲート
絶縁膜とを有し、前記第２のゲート絶縁膜は前記第１の
ゲート絶縁膜に比べて膜厚が薄く形成されていることを
特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8779785A JPS61247072A (ja) | 1985-04-24 | 1985-04-24 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8779785A JPS61247072A (ja) | 1985-04-24 | 1985-04-24 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61247072A true JPS61247072A (ja) | 1986-11-04 |
Family
ID=13924966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8779785A Pending JPS61247072A (ja) | 1985-04-24 | 1985-04-24 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61247072A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828082A (en) * | 1992-04-29 | 1998-10-27 | Industrial Technology Research Institute | Thin film transistor having dual insulation layer with a window above gate electrode |
-
1985
- 1985-04-24 JP JP8779785A patent/JPS61247072A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828082A (en) * | 1992-04-29 | 1998-10-27 | Industrial Technology Research Institute | Thin film transistor having dual insulation layer with a window above gate electrode |
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