JPS61244186A - カラー信号変化部の縁部を急峻にする回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、カラーテレビジョン受像機等におけるカラ
ー信号の変化部の前縁を急峻にする回路装置に関するも
のである。

［従来の技術］ この種の回路装置はスロープ検出器を具備しており、そ
れは予め定められた振幅しきい値を超過したとき２個の
色差チャンネルの各出力にそれら２つのチャンネルのシ
ステム立上がり時間中に置換信号を生じさせるスイッチ
ング信号を出力する。

色トランジェントを改善するこの種の回路ＶＲＷ１の一
例は、文献（例えばＶＡＬＶＯ出版 “Ｔｅｃｈｎｉｓｃｈｅ　ｌ　ｎｆｏｒｍａｔｉｏｎ、
　８４０２２８゜１９８４年２月２８日：　Ｖ　ｅｒｓ
ｔｅｉ　ｌｅｒｕｎｇ　ｖｏｎＦ　ａｒｂｓｉｇｎａｌ
ｓｐｒｕｎｇｅｎ　ｕｎｄ　ｌ　ｅｕｃｈｔｄｉｃｈｔ
ｅｓｉｇｎａｌ−Ｖｅｒｚｏｇｅｒｕｎｇ　ｗｉｔ　ｄ
ｅｒ　　３ｃｈａｌｔｕｎｇ　　ＴＤＡ４５６０）に記
載されている。

色差チャンネルの周波数帯域幅は、輝度チャンネルの幅
に比べると非常に小さく、現在使用されている標準のテ
レビジョン方式における輝度チャンネルの周波帯の約１
１５に過ぎず、カラー信号が突然変化した場合には、カ
ラー変化部（カラーエツジング）は不鮮明となる。例え
ば、通常のカラーパーテスト信号のエツジにおいては伝
送周波数帯域幅が狭いことによって附随した輝度信号の
変化部に比べてカラー信号変化部は約５倍の期間になる
。

従来技術による回路であっても、比較的ゆっくりと立上
がるカラー信号のエツジは色差信号と輝度信号を適当に
遅延させることによって急峻にされ、適当なアナログ回
路によ・って遅延の終わりに色差信号のエツジは急峻に
される。色差信号と輝度信号は通常のようにアナログ形
態で与えられ、処理される。

［発明の解決すべき問題点］ この発明は、デジタル信号処理回路（１９８１年８月１
１日発行のＥ　＋ｅｃｔｒｏｎ＋ｃｓ′″誌９７頁乃至
１０３頁参照）を備えた従来知られているカラーテレビ
ジョン受像機で使用できるように従来技術のアナログ回
路の原理を修正することを目的とする。この発明におい
てはスロープ検出器は一つの基準、すなわち従来の装置
のような予め定められた振幅しきい値に応答するのみな
らず、別の基準にも応答する。

［問題点解決のための手段］ この発明は、色トランジェントの問題を完全にデジタル
的に解決する回路装置を提供するものである。この回路
装置は、スロープ検出器と、メモリと、切替えスイッチ
とタイミング制御ステージを各色差信号の処理のために
備えている。時間しきい値信号および振幅しきい値信号
はスロープ検出器に供給される。もしも振幅しきい値を
超過し、しかも時間しきい値は超過されない場合にはス
ロープは改善される。

この回路装置はカラーテレ（ジョン受像機また″は類似
の装置で使用するように設計されており、振幅しきい値
を決定するデジタル信号および時間しきい値を決定する
デジタル信号の両者が供給されるスロープ検出器を２個
の色差信号のそれぞれに対して備えている。急便にされ
るべきエツジ中の１以上の中間値が蓄積され、急便にさ
れたエツジの同じ時間値において後者中に挿入される。

これはメモリスイッチ、出力レジスタおよびシーケンス
コントローラによって行われる。

［実施例］ 第１図のブロック図に示されたデジタル色差信号ｙｒ、
　ｙｂはクロック信号ｆの周波数でベースバンド中にあ
り、色Ｉｌｌ搬送波周波数の４倍になる。すなわちこの
周波数で個々のデータワードが次々に現われるのである
。クロック信号ｆの低調波、つまり色副搬送波周波数そ
のものが、例えばデジタルカラーテレビジョン受像機の
場合に知られているように色差信号復調のために選ばれ
ると、これらデジタル信号はデジタル補間によって前記
のクロック信号ｆの繰返し周波数にされなければならな
い。

第１図にはそれぞれ二つの色差信号ｙｒ、　ｙｂに対し
て二つのブランチがある。それらは赤マイナス輝度チャ
ンネルに対するブランチｚ１と青マイナス輝度チャンネ
ルに対するブランチ１２とを有し、同じように設計され
ている。ブランチＺ１における赤マイナス輝度信号ｙｒ
は第１の遅延素子ｖ１と第１のデジタルスロープ検出器
ｆｓ１に入力される。第１の遅延素子ｖ１の出力は第１
のメモリｓ１の入力と第１のスイッチｕｓ１の入力の一
つに供給され、°一方第１のメモリＳ１の出力は第１の
スイッチＵＳ１のもう一つの入力に接続される。このス
イッチ０３１の出力は第１の出力レジスタｒ１の入力に
結合されている。

青マイナス譚度信号が接続される第２のブランチＺ２は
、個々の回路とそれらの相互接続に関しては第１のブラ
ンチｚ１と同じ設計であり、第２のデジタルスロープ検
出器ｆｓ２　、第２の遅延素子ｖ２、第２のメモリＳ２
、第２のスイッチｕｓ２　、第２の出力レジスタｒ２を
含む。

二つのスロープ検出器ｆｓｌとｒｓ２の出力信号はそれ
ぞれオアゲートＯｇの第１および第２の入力に結合され
、このゲート出力はシーケンスコントローラａｂの第１
の入力に接続される。シーケンスコントローラａｂの第
２の入力にはクロック信号ｆが与えられ、第３の入力に
はデジタル信号ｈｚが与えられる。それによって色差チ
ャンネルのシステム立上がり時間相当する保持期間をプ
リセットすることができる。シーケンスコントローラａ
ｂの出力は第１および第２のメモリＳ１、Ｓ２と第１お
よび第２の出力レジスタｒ１、ｒ２のエネーブル人力ｅ
ｎに、及び２つのスイッチＬＩＳ１とｕｓ２の制御入力
に接続される。

シーケンスコントローラａｂはこれらの各回路を次の通
りにＩｌｌ　ｍする。保持期間の中間値において生じる
赤マイナス輝度信号値ｙｒ１と青マイナス輝度信号値ｙ
ｂ１はそれぞれメモリＳ１と３２中に読み込まれる。こ
の保持期間の中間値は保持期間のほぼ中央に位置するこ
とが好ましい。さらにシーケンスコントローラａｂは急
峻になった前縁の中間値、好ましくはほぼ半分の期間に
おいて、関係するスイッチｕｓ１とｕｓ２を経てメモリ
Ｓ１と３２の内容を、それぞれ出力レジスタｒとｒ２に
転送する。一方急５峻になった前縁の中間値の瞬間以外
の他の時間には、出力レジスタの入力はそれぞれ遅延素
子■１、ｖ２の出力に接続される。

第２図は第１図における装置を改良したものである。こ
の改良は根本的に、第１図における第１および第２のメ
モリＳ１、Ｓ２はそれぞれ第３および第４のメモリＳ３
、Ｓ４によって補われている点である。これらのメモリ
Ｓ３、Ｓ４は関係する第１、第２のメモリと並列に接続
され、第１図における２個のスイッチｕｓ１とｕｓ２は
、それぞれ第３のメモリＳ３の出力と第４のメモリＳ４
の出力に接続する付加入力Ｓ３を有する多位置スイッチ
ｕｓ１　＋　、　ｕｓ２　′に変更されている。

第２図において改良された部分は第１図におけるシーケ
ンスコントローラａｂに関係している。第２図において
シーケンスコントローラはクロック信号ｆのパルスを計
算する計数器Ｃ２、復号装置ｄａ。

アンドゲートｕ２よりなる。計数器Ｃ２の始動入力ａｔ
はオアゲートＯｇの出力に接続され、一方停止人力ｓｐ
は復号装置１ｄｃによって制御される。デジタル信号ｈ
ｚ（第１図参照）は復号装置ｄｃに供給される。

計数器Ｃ２の計数は解読され、保持期間における最初の
３分の１の期間の最後において発生した赤マイナス譚度
信号値と青マイナス輝度信号値、すなわちｙｒｌ−とｙ
ｂｌ−の値はそれぞれ第１のメモリＳ１と第２のメモリ
Ｓ２中に読み込まれ、保持期間の第２の３分の１の期間
（２／３の期間）の最後において発生された赤マイナス
輝度信号値と青マイナス譚度信号ｌＩＩ　Ｖｒ２とｙｂ
２はそれぞれ第３のメモリｓ３と第４のメモリｓ４に読
み込まれる。急峻化した前縁の最初の３分の１の期間の
最後において、メモリＳ１と３３の内容はスイッチｔｌ
ｓ１−を通って出力レジスタｒ１に転送される。このエ
ツジの第２の３分の１のｌｌ１１ＷＡの最゛後において
はメモリＳ２と５４の内容がスイッチｕｓ２を通って出
力レジスタｒ２に転送される。この２つの出力レジスタ
の入力は急峻化した前縁のそれぞれ最初と第２の３分の
１の期間の最後の時点を除き、それぞれ第１および第２
の遅延素子ｖ１、ｖ２の出力に接続される。

クロック信号ｆはアンドゲートｕ２の入力の一つに接続
され、このアンドゲートｕ２の他方の入力は復号装置ｄ
ｃの出力の一つに接続される。アンドゲートｕ２の出力
は第１および第２のレジスタｒ１、ｒ２のエネーブル入
力に結合される。

第３図のブロック図はスロープ検出器ｆｓ１とｆｓ２の
回路の好ましい実施例を示している。色差信号ｙｒとｙ
ｂに対する入力に続いて、第１のデジタル微分回路ｄ１
、デジタル絶対値ステージｂｂ、第１のデジタル比較器
に１の被減数入力−が縦続して接続されている。比較器
に１の減数入力Ｓには振幅閾値に相当するデジタル信号
、ｔａを与えられる。

絶対値ステージｂｂは符号のない、たとえ全く符号ビッ
トを持たないデジタル値を出力する。したがって絶対値
ステージｂｂは、たとえば１あるいは２の補数で表わさ
れる負の２進数をそれに相当する正の２進数、つまり再
補数に変える回路を備えている。

ここで使われる比較器という語は２つの信号のうち大き
い方を決定するために２つの入力に現われる２つのデジ
タル信号を比較するデジタル回路を意味する。この様な
比較器の実際の内部回路は減算器における計算方法より
、加算器における計算方法により近いが、形式的にはこ
の様な比較は加法における計算方法より減法における計
算方法に近いから、比較器の二つの入力は減算器の場合
と同じように被減数入力と減数入力と呼ばれる。

論理出力信号には［減数より大きな被減数」、［被減数
より大きな減数］、「減数と等しい被減数Ｊの３つがあ
る。したがって正の論理においてはより正である論理レ
ベルは被減数が減数より大きければ比較器の「減数より
大きい被減数」出力において現われる。もしも必要があ
ればこの出力おいて現われるより負である論理レベルは
減数より小さい被減数機能つまり負論理を使うことも可
能な信号を送る役目を有する。

第３図におけるスロープ検出器においては第１のり０ツ
クパルス計数器Ｃ１のエネーブル入力ｅｂと第２のデジ
タル微分回路ｄ２の入力の１つは、第１の比較器に１の
［減数より大きい被減数」出力ｍｓに接続される。第１
の計数器Ｃ１の計数出力は第５のメモリＳ５の入力に結
合され、このメモリＳ５の出力は第２のデジタル比較器
に２の被減数入力ｍに接続される。後者の減数入力Ｓに
は時間同値に相当するデジタル信号、Ｕが与えられる。

第１の計数器Ｃ１のリセット入力ｒｅ、第５のメモリＳ
５のエネーブル入力ｅｎ１第１のアンドゲートｕ１の第
１の入力は第２の微分回路ｄ２の出力に接続される。第
２の比較器に２の［被減数より大きい減数］出力Ｓｌは
第２のアンドゲートｕ２の第２の入力に接続される。こ
のアンドゲートｕ２の出力は第１および第２図のオアゲ
ートに供給される。回路ｄ１、ｂｂ、ｋｌ、ｄ２、及び
前述したＣ１はクロック信１ｉ４ｆによってクロックさ
れる。

第４図の（ａ）乃至（Ｃ）および第５図の（ａ）はこの
発明に従って回路装置の動作を説明するためのものであ
る。第４図の（ａ）は二つの色差信号ｙｒとｙｂのうち
の一つの形の一例を示している。

これらの形は説明を簡単にするために通常アナログ信号
に対して使われる表現方式を使用していることを明記し
ておく。

第４図の（ｂ）は絶対値ステージｂｂの出力信号とデジ
タル信号ｔａに対応する振幅しきい値を示している。ま
たデジタル信号１１に対応する時間しきい値も示されて
いる。第４図の（Ｃ）は第１図および第２図の出力レジ
スタｒ１、「２の出力において現われるような、第４図
（ａ）の色差信号の形を示している。第４図の（ａ）と
（Ｃ）の比較によって、その後右側の最後のエツジが急
峻になっていることが認められる。それはこのエツジの
期間において振幅しきい値は超過され、時間しきい値は
超過されないために（第２の比較器に２の［被減数より
大きい減数」出力ｓｍの使用）、急峻化作用は効果的に
なるからである。第１の比較器に１は絶対値ステージｂ
ｂの出力信号が振幅しきい値より大きい限り゛「減数よ
り大きい被減数」出゛力ａＳＳ信号を供給する。この期
間第１の計数器Ｃ１は、第２の微分回路ｄ２によって第
１の比較器に１の出力信号の後のエツジから導出される
信号によってリセットされるまでクロックパルスを計数
することができる。

計数器Ｃ１の前の計数値は第５のメモリＳ５・に転送さ
れ、第２の比較器に２によって時間しきい値と比較され
る。時間しきい値が計数器Ｃ１によって測定された期間
より長くなると、前述の作用が開始する。

第５図は急峻化したエツジが形成される過程を説明した
ものである。第５図（ａ）は説明のために、徐々に上昇
するエツジを示したものである。

第５図（ａ）と（ｂ）のカーブにおけるボイシト圓の距
離は、クロック信号ｆの周期を示している。

第５図（Ｃ）は出力レジスタｒ１とＣ２のエネーブル人
力ｅｎにおける波形を示したものである。第５ＹＩＸＡ
（ａ）、（ｂ）間の左にある矢印において、クロック信
号ｆの繰返し速度でこれらの入力に周期的に供給されて
いた信号が停止される。いわば信号はクロック周期の何
周用かの間、出力レジスタｒ１、Ｃ２に転送されること
はないが、エネーブル入力ｅｎのクロッキングにおいて
読み取られた信号はこれらレジスタに記憶されている。

出力レジスタ「１とＣ２のエネーブル入力のクロッキン
グがエツジの急峻化され始めるときに再開した後、第５
図（ａ）のそれぞれ最初の三分の１と第２の三分の１の
期間の最後においてメモリＳ１、Ｓ２とＳ３とＳ４に読
み込まれた信号値ｙｒｌ　′、Ｖｂ１′とｙｒ２−　、
ｙｂ２−は、このエツジのそれぞれ最初の３分の１と第
２の３分の１の期間の最後において出力レジスタｒ１と
Ｃ２に転送される。第５図（ａ）と（ｂ）間の右手にあ
る矢印は、第５図（ａ）における徐々に上昇するエツジ
の終端において、第５図（ｂ）の急峻化したエツジが所
要の信号値に達したことを示している。

出力レジスタｒ１とｒ２のエネーブル人力ｅｎのクロッ
クの中断期間は第１図におけるシーケンスコントローラ
ａｂあるいは、第２図における復号装置ｄＣに供給され
るデジタル信号ｈｚの保持期間と同じである。

この発明の回路装置はモノリシック集積回路の形で実施
することが容易である。デジタル回路だけを使用して構
成することができるため、絶縁ゲート電界効果トランジ
スタを使った、いわゆるＭＯ８技術によって集積化する
のに特に適している。

【図面の簡単な説明】

第１図はこの発明の１実施例のブロック図であり、第２
図は第１図の装置の第２の形態のブロック図であり、第
３図は第１図、第２図のスロープ検出器の実施例のブロ
ック図であり、第４図→丑逼→はこの発明の基本的動作
を説明する各種の波形を示し、第５図分音分子寸は第２
図の改良した装置の動作を説明する波形を示す。 Ｚｌ、　２２・・・ブランチ、ｖｌ、　ｖ２・−・遅延
素子、ｒｓｔ　。 「Ｓ２・・・スロープ検出器、８１〜ｓ５・・・メモリ
、ｕｓｉ　。 １１８２　、　ｕｓｌ　＋　、　ｕｓ２−　・−スイッ
チ、ｒｌ、　ｒ２・・・出力レジスタ、Ｏｇ・・・オア
ゲート、ＣＩ、　０２・・・計数器、ｄｃ・・・復号装
置、ｕ２・・・アンドゲートｄ１．　ｄ２・・・微分回
路、ｂｂ・・・絶対値ステージ、ｋｌ、　ｋ２・・・デ
ジタル比較器。

Claims (3)

【特許請求の範囲】
1. （１）第１および第２の色差デジタル信号をそれぞれ受
   信する第１および第２のブランチと、それら第１および
   第２のブランチに結合されたシーケンスコントローラと
   を具備し、 前記第１および第２のブランチはそれぞれ、前記第１お
   よび第２の色差信号のそれぞれが予め定められた振幅お
   よび時間しきい値に対して予め定められた関係を有する
   とき出力に制御信号を発生するデジタルスロープ検出器
   と、 デジタル色差信号のそれぞれ一つを受信し、前記デジタ
   ルロープ検出器の遅延と等しい遅延をそれぞれのデジタ
   ル色差信号に与える第１の遅延素子と、 この第１の遅延素子の出力に入力が接続された１以上の
   メモリと、 前記第１の遅延素子の出力と前記１以上のメモリの出力
   とにそれぞれ接続された第１および第２の入力を有する
   スイッチと、 入力がこのスイッチの出力に接続された出力レジスタと
   を具備し、 前記シーケンスコントローラは前記第１および第２のブ
   ランチのスロープ検出器の出力に結合され、色副搬送波
   周波数に対して予定の周波数関係を有するクロック信号
   を受信すると共に各色差チャンネルのシステム立上がり
   時間に等しい保持時間を決定するデジタル信号を受信し
   、 前記シーケンスコントローラはさらに、前記保持時間の
   中間値において発生する色差信号値が前記メモリに読込
   まれ、このメモリに蓄積された前記デジタル色差信号値
   がスイッチを経由して前記カラー信号の急峻化した前縁
   の対応する中間値おいて出力レジスタ中に読込まれ、前
   記出力レジスタの入力が、前記急峻化した前縁の中間値
   以外においては常に前記遅延素子の出力に接続されるよ
   うにメモリ、スイッチ、出力レジスタを制御するシーケ
   ンス制御信号を出力することを特徴とするカラー信号の
   変化部を急峻にする回路装置。
2. （２）前記スロープ検出器は、各デジタル色差信号を受
   信する第１のデジタル微分回路と、この第１のデジタル
   微分回路の出力に接続されたデジタル絶対値ステージと
   、このデジタル絶対値ステージに接続された被減数入力
   と振幅しきい値に対応するデジタル信号が与えられる減
   数入力を有する第１のデジタル比較器と、この第１のデ
   ジタル比較器の出力に結合された入力を有する第２のデ
   ジタル微分回路と、前記デジタル比較器の出力に結合さ
   れたエネーブル入力と前記第２のデジタル微分回路の出
   力に結合されたリセット入力とを有する前記クロック信
   号を計数するカウンタと、入力がこのカウンタの出力に
   結合されエネーブル入力が前記第２のデジタル微分回路
   の出力に結合されている第５のメモリと、被減数入力が
   この第５のメモリの出力に結合され減数入力が前記時間
   しきい値に対応するデジタル信号を供給される第２のデ
   ジタル比較器と、前記第２のデジタル比較器の出力と前
   記第２のデジタル微分回路の出力とに結合して前記制御
   信号を出力するゲート手段とを具備している特許請求範
   囲第１項記載の回路装置。
3. （３）前記第１および第２のブランチの第１の遅延素子
   の出力に入力が接続された１以上のメモリは第１および
   第２のメモリであり、前記スイッチの前記第２の入力は
   これら第１および第２のメモリにそれぞれ結合された別
   々の入力よりなり、前記シーケンスコントローラは、前
   記クロック信号のパルスを計数するカウンタと、このカ
   ウンタの計数出力を解読して前記シーケンス制御信号を
   出力するデコーダとを具備し、前記シーケンス制御信号
   は第１および第２のメモリのそれぞれを制御し、前記保
   持期間の最初の３分の１の期間の最後において発生する
   色差信号値が前記第１のメモリに書込まれ、保持期間の
   第２の３分の１の期間の最後において発生する色差信号
   値が前記第２のメモリに書込まれ、前記第１のブランチ
   においては、前記第１のメモリおよび第２のメモリの内
   容は急峻にされた前縁の最初の３分の１の期間の最後に
   おいて前記スイッチを介して前記出力レジスタに書込ま
   れ、前記第２のブランチにおいては、前記第１のメモリ
   および第２のメモリの内容は急峻にされた前縁の第２の
   ３分の１の期間の最後において前記スイッチを介して前
   記出力レジスタに書込まれ、前記第１および第２のブラ
   ンチの出力レジスタの入力は急峻化した前縁のそれぞれ
   最初のおよび第２の３分の１の期間の最後を除いて常に
   それぞれの第１の遅延素子の出力に接続される特許請求
   の範囲第１項または第２項記載の回路装置。