JPS6123670B2 - - Google Patents
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- JPS6123670B2 JPS6123670B2 JP52082238A JP8223877A JPS6123670B2 JP S6123670 B2 JPS6123670 B2 JP S6123670B2 JP 52082238 A JP52082238 A JP 52082238A JP 8223877 A JP8223877 A JP 8223877A JP S6123670 B2 JPS6123670 B2 JP S6123670B2
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Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法にかかり、特
に高速動作を行う絶縁ゲート型集積回路の製造方
法に関するものである。
に高速動作を行う絶縁ゲート型集積回路の製造方
法に関するものである。
汎用されている絶縁ゲート型集積回路（MIS−
IC）は多結晶硅素をゲート電極として不純物導
入を行なうことにより自己整合で逆導電型領域を
形成するものである。このMIS―ICはシリコンゲ
ート技術と呼ばれ絶縁ゲート型電界効果トランジ
スタのゲート電極とソース及びドレインとして動
作する逆導電型領域とは同時に不純物導入がなさ
れる。MIS―ICの特性向上のために短チヤンネル
技術が採用されると逆導電型領域は接合深さが従
来の約２μｍ程度から0.2μｍ程度まで浅く形成
されるようになり又同時に多結晶硅素に導入する
不純物濃度が低下する。
IC）は多結晶硅素をゲート電極として不純物導
入を行なうことにより自己整合で逆導電型領域を
形成するものである。このMIS―ICはシリコンゲ
ート技術と呼ばれ絶縁ゲート型電界効果トランジ
スタのゲート電極とソース及びドレインとして動
作する逆導電型領域とは同時に不純物導入がなさ
れる。MIS―ICの特性向上のために短チヤンネル
技術が採用されると逆導電型領域は接合深さが従
来の約２μｍ程度から0.2μｍ程度まで浅く形成
されるようになり又同時に多結晶硅素に導入する
不純物濃度が低下する。
しかしながら多結晶硅素のゲート電極は一部が
集積回路内の配線として用いられ、多結晶硅素に
導入される不純物濃度の低下は信号配線の配線抵
抗を著るしく増大して信号の伝送線路としての伝
播速度を遅延するため短チヤンネル技術を用いた
MIS―ICの高速度動作を制限する最大の要因とな
る。
集積回路内の配線として用いられ、多結晶硅素に
導入される不純物濃度の低下は信号配線の配線抵
抗を著るしく増大して信号の伝送線路としての伝
播速度を遅延するため短チヤンネル技術を用いた
MIS―ICの高速度動作を制限する最大の要因とな
る。
上述の従来のシリコンゲート技術の欠点を一部
除去するための先行技術は、多結晶硅素の気相成
長中もしくは気相成長後に多結晶硅素に一様に高
濃度不純物を導入し、しかるのち周知のイオンエ
ツチング法、プラズマエツチング法もしくは化学
蝕刻法を用いて所定の形成に多結晶硅素を選択蝕
刻するものである。しかしながらこの方法におい
ても周知のエツチング技術は高濃度不純物を含む
多結晶硅素の選択蝕刻率に対して側面蝕刻率が大
であり寸法の再現性が悪く、隣接する配線寸法の
バラツキが大であり、かつドライエツチ法での基
体での基体結晶に損傷を与える等の欠点が多く、
微細加工を要する短チヤンネル技術を用いるMIS
―ICの実用化には困難なプロセス技術である。
除去するための先行技術は、多結晶硅素の気相成
長中もしくは気相成長後に多結晶硅素に一様に高
濃度不純物を導入し、しかるのち周知のイオンエ
ツチング法、プラズマエツチング法もしくは化学
蝕刻法を用いて所定の形成に多結晶硅素を選択蝕
刻するものである。しかしながらこの方法におい
ても周知のエツチング技術は高濃度不純物を含む
多結晶硅素の選択蝕刻率に対して側面蝕刻率が大
であり寸法の再現性が悪く、隣接する配線寸法の
バラツキが大であり、かつドライエツチ法での基
体での基体結晶に損傷を与える等の欠点が多く、
微細加工を要する短チヤンネル技術を用いるMIS
―ICの実用化には困難なプロセス技術である。
さらに他の先行技術として特願昭51−81541号
に記載されている多結晶硅素への不純物導入とソ
ース及びドレイン領域への不純物導入とを別々に
行なう方法がある。これは多結晶硅素を抵抗にか
つ拡散層を浅く形成でき、微細加工も可能である
が、加工後の多結晶硅素の端が鋭く形成されるた
め後の金属配線時に断線が生じるという問題があ
る。またソース及びドレイン領域に不純物を導入
する際半導体表面を露出した後に行なつているた
め、拡散層深さが極端に選いPN接合を形成する
場合、その制御が極めて困難である。
に記載されている多結晶硅素への不純物導入とソ
ース及びドレイン領域への不純物導入とを別々に
行なう方法がある。これは多結晶硅素を抵抗にか
つ拡散層を浅く形成でき、微細加工も可能である
が、加工後の多結晶硅素の端が鋭く形成されるた
め後の金属配線時に断線が生じるという問題があ
る。またソース及びドレイン領域に不純物を導入
する際半導体表面を露出した後に行なつているた
め、拡散層深さが極端に選いPN接合を形成する
場合、その制御が極めて困難である。
したがつてこの発明の目的は高速動作を実現し
しかも金属配線の断線のない高信難頼の短チヤン
ネルMIS―ICの好ましい製造方法を提供すること
にある。
しかも金属配線の断線のない高信難頼の短チヤン
ネルMIS―ICの好ましい製造方法を提供すること
にある。
本発明の特徴は、前記不純物領域を形成するに
際し、あらかじめ不純物領域が形成される半導体
基板の表面に熱酸化膜を形成しておき、この熱酸
化膜を透過して不純物を導入したことである。
際し、あらかじめ不純物領域が形成される半導体
基板の表面に熱酸化膜を形成しておき、この熱酸
化膜を透過して不純物を導入したことである。
次に図面を参照して本発明の実施例を説明す
る。
る。
第１図Ａ〜Ｇは本発明の第１の実施例の主たる
工程における断面図である。
工程における断面図である。
はじめに第１図Ａに示すようにＰ型硅素単結晶
基板１０１上に約1000Åの二酸化硅素膜１０２を
介して形成した約1500Åの窒化硅素膜１０３を用
いて選択酸化を行ない、活性領域１０４と不活性
領域１０５を形成する。不活性領域１０５はボロ
ン拡散を行なつた後に熱酸化を行ない表面濃度約
1016cm-3のＰ+拡散層106と0.7〜1.5μｍの厚い二
酸化硅素膜１０７を形成する。次に第１図Ｂに示
すように窒化硅素膜１０３をリン酸化によつて除
去し、さらに二酸化硅素膜１０２を希弗酸水溶液
によつて除去する。その後ゲート酸化膜１０８を
約500Å形成し引き続き約5000Åの多結晶硅素１
０９と約1500Åの窒化硅素膜１１０を気相成長に
よつて順次形成しさらにその上に100〜400Åの薄
い二酸化硅素膜１１１を形成しておく。その後写
真蝕刻法によつて二酸化硅素膜１１１を選択除去
し、二酸化硅素膜１１１をマスクとして窒化硅素
膜１１０を選択除去する。しかる後900℃にてリ
ン拡散を行ない、窒化硅素膜の残留していない領
域にリンを含有せしめる。このリン拡散を行なつ
た後、弗酸、硝酸、氷酢酸の混合溶液中で多結晶
硅素を選択的にエツチング除支する。このときリ
ンを含有している多結晶硅素１１２のエツチング
速度は不純物を含有していない多結晶硅素１１３
のエツチング速度の数十倍速いため、多結晶硅素
の加工が極めて高精度に行なわれる。阻ち多結晶
硅素の膜厚の不均一性に帰因する加工寸法の不均
一性はほとんど無視でき、しかもエツチング過剰
及び不足を発生させることがない。次に第１図Ｃ
に示すように窒化硅素膜１１０を熱酸化マスクと
して使用して熱酸化を行ない活性領域上に1500Å
程度の二酸化硅素膜１１４，１１５を形成する。
その後第１図Ｄに示すように二酸化硅素膜１１１
及び窒化硅素膜１１０をエツチング除去し、多結
晶硅素１１３を露呈させる。ここで二酸化硅素膜
１１１は高々400Å程度の膜厚なので前述の二酸
化硅素膜１１４，１１５は800〜1500Å程度の膜
厚になる。この膜厚はその後1000℃にてリン拡散
し、多結晶硅素１１３中に高濃度にリンを含有せ
しめるときの基体に対するマスク作用を与える。
この工程によつて層抵抗10〜15Ω/〓の多結晶硅
素配線が得られる。多結晶硅素１１３以外の領域
は二酸化硅素膜に覆われているため、硅素基板中
までリンが拡散されることはない。その後第１図
Ｅに示すように活性領域上の二酸化硅素膜１１
４，１１５を弗酸水溶液中でエツチング除去す
る。次に第１図Ｆに示すように熱酸化によつて
300〜1000Åの厚さの二酸化硅素膜１１８，１１
９を単結晶基板の露呈部分に形成する。この熱酸
化工程で高濃度のリンを含有する多結晶硅素膜の
上面には1500〜3000Åの熱酸化膜120が得られ
る。単結晶表面での熱酸化膜１１８，１１９は
900〜1000℃のリン拡散を行うことにより約１時
間で拡散マスクとしての作用を失い、この熱酸化
膜１１８，１１９を透過して単結晶基板の活性領
域にリン拡散を行うことができ、単結晶基板内に
ソース及びドレイン領域としてのｎ型拡散領域１
１６，１１７が形成され、引続いて熱酸化によつ
て表面の鋭角的な段差が失なわれる。
基板１０１上に約1000Åの二酸化硅素膜１０２を
介して形成した約1500Åの窒化硅素膜１０３を用
いて選択酸化を行ない、活性領域１０４と不活性
領域１０５を形成する。不活性領域１０５はボロ
ン拡散を行なつた後に熱酸化を行ない表面濃度約
1016cm-3のＰ+拡散層106と0.7〜1.5μｍの厚い二
酸化硅素膜１０７を形成する。次に第１図Ｂに示
すように窒化硅素膜１０３をリン酸化によつて除
去し、さらに二酸化硅素膜１０２を希弗酸水溶液
によつて除去する。その後ゲート酸化膜１０８を
約500Å形成し引き続き約5000Åの多結晶硅素１
０９と約1500Åの窒化硅素膜１１０を気相成長に
よつて順次形成しさらにその上に100〜400Åの薄
い二酸化硅素膜１１１を形成しておく。その後写
真蝕刻法によつて二酸化硅素膜１１１を選択除去
し、二酸化硅素膜１１１をマスクとして窒化硅素
膜１１０を選択除去する。しかる後900℃にてリ
ン拡散を行ない、窒化硅素膜の残留していない領
域にリンを含有せしめる。このリン拡散を行なつ
た後、弗酸、硝酸、氷酢酸の混合溶液中で多結晶
硅素を選択的にエツチング除支する。このときリ
ンを含有している多結晶硅素１１２のエツチング
速度は不純物を含有していない多結晶硅素１１３
のエツチング速度の数十倍速いため、多結晶硅素
の加工が極めて高精度に行なわれる。阻ち多結晶
硅素の膜厚の不均一性に帰因する加工寸法の不均
一性はほとんど無視でき、しかもエツチング過剰
及び不足を発生させることがない。次に第１図Ｃ
に示すように窒化硅素膜１１０を熱酸化マスクと
して使用して熱酸化を行ない活性領域上に1500Å
程度の二酸化硅素膜１１４，１１５を形成する。
その後第１図Ｄに示すように二酸化硅素膜１１１
及び窒化硅素膜１１０をエツチング除去し、多結
晶硅素１１３を露呈させる。ここで二酸化硅素膜
１１１は高々400Å程度の膜厚なので前述の二酸
化硅素膜１１４，１１５は800〜1500Å程度の膜
厚になる。この膜厚はその後1000℃にてリン拡散
し、多結晶硅素１１３中に高濃度にリンを含有せ
しめるときの基体に対するマスク作用を与える。
この工程によつて層抵抗10〜15Ω/〓の多結晶硅
素配線が得られる。多結晶硅素１１３以外の領域
は二酸化硅素膜に覆われているため、硅素基板中
までリンが拡散されることはない。その後第１図
Ｅに示すように活性領域上の二酸化硅素膜１１
４，１１５を弗酸水溶液中でエツチング除去す
る。次に第１図Ｆに示すように熱酸化によつて
300〜1000Åの厚さの二酸化硅素膜１１８，１１
９を単結晶基板の露呈部分に形成する。この熱酸
化工程で高濃度のリンを含有する多結晶硅素膜の
上面には1500〜3000Åの熱酸化膜120が得られ
る。単結晶表面での熱酸化膜１１８，１１９は
900〜1000℃のリン拡散を行うことにより約１時
間で拡散マスクとしての作用を失い、この熱酸化
膜１１８，１１９を透過して単結晶基板の活性領
域にリン拡散を行うことができ、単結晶基板内に
ソース及びドレイン領域としてのｎ型拡散領域１
１６，１１７が形成され、引続いて熱酸化によつ
て表面の鋭角的な段差が失なわれる。
すなわち約1000Å程度の熱酸化膜を通して900
℃で100分程度リン拡散を行なうと、ソース及び
ドレイン領域の形成と共に多結晶硅素上の熱化膜
上にも数千Åのリンガラス層が形成され、熱酸化
膜自体もリンガラス化する。このリンガラスは
900℃程度で溶解し、多結晶硅素端上の酸化膜の
形状が緩むことになる。その後第１図Ｇに示すよ
うに所定の開孔を行なつた後、アルミニウム配線
１２１，１２２を施し、ｎチヤンネル型シリコン
ゲートトランジスタを完成する。
℃で100分程度リン拡散を行なうと、ソース及び
ドレイン領域の形成と共に多結晶硅素上の熱化膜
上にも数千Åのリンガラス層が形成され、熱酸化
膜自体もリンガラス化する。このリンガラスは
900℃程度で溶解し、多結晶硅素端上の酸化膜の
形状が緩むことになる。その後第１図Ｇに示すよ
うに所定の開孔を行なつた後、アルミニウム配線
１２１，１２２を施し、ｎチヤンネル型シリコン
ゲートトランジスタを完成する。
第２図に示すよう第１図に示す実施例によつて
得られる効果は従来のシリコンゲート技術を用い
たMOS型集積回路のトランジスタでは多結晶硅
素中への不純物拡散とソース及びドレインを形成
するための不純物拡散とを同時に行なつているた
め拡散深を浅くすれば、それだけ多結晶硅素の抵
抗が高くなる特性曲線ａの傾向が観察されたのに
対し本実施例によれば特性曲線ｂに示す如く拡散
深さに無関係に多結晶硅素の抵抗を限界まで低下
させることができる。
得られる効果は従来のシリコンゲート技術を用い
たMOS型集積回路のトランジスタでは多結晶硅
素中への不純物拡散とソース及びドレインを形成
するための不純物拡散とを同時に行なつているた
め拡散深を浅くすれば、それだけ多結晶硅素の抵
抗が高くなる特性曲線ａの傾向が観察されたのに
対し本実施例によれば特性曲線ｂに示す如く拡散
深さに無関係に多結晶硅素の抵抗を限界まで低下
させることができる。
さらに第３図に示すように多結晶硅素を加工す
る際、不純物濃度の差を利用して加工するため多
結晶硅素膜厚の不均一に帰因する加工寸法の不均
一性が無視できエツチング過剰、不足などの発生
がなくなり、高精度に加工できる。従つてこの第
３図に示すようにチヤネル長２μｍの短チヤンネ
ルトランジスタではゲート電極の多結晶硅素の不
均一性がそのまま閾値電圧に依存し、通常の多結
晶硅素の加工方法に比べ著ぢるしく改良される。
尚、Ａは従来技術、Ｂは本発明による。
る際、不純物濃度の差を利用して加工するため多
結晶硅素膜厚の不均一に帰因する加工寸法の不均
一性が無視できエツチング過剰、不足などの発生
がなくなり、高精度に加工できる。従つてこの第
３図に示すようにチヤネル長２μｍの短チヤンネ
ルトランジスタではゲート電極の多結晶硅素の不
均一性がそのまま閾値電圧に依存し、通常の多結
晶硅素の加工方法に比べ著ぢるしく改良される。
尚、Ａは従来技術、Ｂは本発明による。
さらにまた長時間のリン拡散によつて多結晶硅
素上の酸化膜の端が緩み、後の金属配線での断線
くびれなどが無くなり、高信頼性の集積回路装置
が得られる。又、ソース及びドレイン領域は、熱
酸化膜を透過して燐の導入が成されるため、異物
の不純物の導入や結晶欠陥の発生が少なく、きわ
めて良好なPN接合特性を示す。更に、全プロセ
ス工程の終了後にソース及びドレイン領域の上面
および多結晶硅素のゲート電極上をリン拡散時の
高濃度燐を含む熱酸化膜が残留するため、この実
施例で得られるMOSトランジスタは外界からの
イオン性の汚れによる電気的特性劣化を起さず、
安定な電気的特性を有する。
素上の酸化膜の端が緩み、後の金属配線での断線
くびれなどが無くなり、高信頼性の集積回路装置
が得られる。又、ソース及びドレイン領域は、熱
酸化膜を透過して燐の導入が成されるため、異物
の不純物の導入や結晶欠陥の発生が少なく、きわ
めて良好なPN接合特性を示す。更に、全プロセ
ス工程の終了後にソース及びドレイン領域の上面
および多結晶硅素のゲート電極上をリン拡散時の
高濃度燐を含む熱酸化膜が残留するため、この実
施例で得られるMOSトランジスタは外界からの
イオン性の汚れによる電気的特性劣化を起さず、
安定な電気的特性を有する。
実施例において、ｎチヤンネル型トランジスタ
を例としたがＰチヤンネル型トランジスタでもよ
い。また不純物含有に熱拡散を使用したがイオン
注入を用いても同様の効果がある。又本発明は活
性領域形成に窒化硅素を用いた選択酸化法を用い
たが、単結晶表面に均一に厚い熱酸化膜を形成し
たのち選択蝕刻法を用いて活性領域を区画した
MOSデバイスにも適用できる。更に活性領域内
の選択酸化に用いる多結晶硅素上の窒化硅素膜に
は気相成長アルミナ膜のような他の熱酸化を受け
にくい耐酸化性被膜を用いることができる。
を例としたがＰチヤンネル型トランジスタでもよ
い。また不純物含有に熱拡散を使用したがイオン
注入を用いても同様の効果がある。又本発明は活
性領域形成に窒化硅素を用いた選択酸化法を用い
たが、単結晶表面に均一に厚い熱酸化膜を形成し
たのち選択蝕刻法を用いて活性領域を区画した
MOSデバイスにも適用できる。更に活性領域内
の選択酸化に用いる多結晶硅素上の窒化硅素膜に
は気相成長アルミナ膜のような他の熱酸化を受け
にくい耐酸化性被膜を用いることができる。
第１図Ａ乃至第１図Ｆは本発明の製造方法の実
施例を工程順に示した断面図であり、第１図Ｇは
本発明の半導体装置の実施例を示す断面図であ
る。第２図は拡散深さと多結晶シリコン層抵抗と
の関係を、従来技術による場合と本発明実施例に
よる場合についてそれぞれ示したグラフである。
第３図は閾値電圧の偏差の分布を従来技術による
場合と本発明による場合について示したグラフで
ある。 なお図において、１０１……Ｐ型硅素基板、１
０６……P+拡散層、１１２……多結晶硅素、１
０３，１１０……窒化硅素膜、１０２，１０７，
１１１，１１４，１１５，１１８……二酸化硅素
膜、１１９，１２０……アルミニウム膜、ａ，Ａ
……従来技術による特性、ｂ，Ｂ……本発明によ
る特性である。
施例を工程順に示した断面図であり、第１図Ｇは
本発明の半導体装置の実施例を示す断面図であ
る。第２図は拡散深さと多結晶シリコン層抵抗と
の関係を、従来技術による場合と本発明実施例に
よる場合についてそれぞれ示したグラフである。
第３図は閾値電圧の偏差の分布を従来技術による
場合と本発明による場合について示したグラフで
ある。 なお図において、１０１……Ｐ型硅素基板、１
０６……P+拡散層、１１２……多結晶硅素、１
０３，１１０……窒化硅素膜、１０２，１０７，
１１１，１１４，１１５，１１８……二酸化硅素
膜、１１９，１２０……アルミニウム膜、ａ，Ａ
……従来技術による特性、ｂ，Ｂ……本発明によ
る特性である。
Claims (1)
- １ 一導電型単結晶半導体の一主表面に選択的に
窒素化硅素膜を被覆して熱酸化を施し該窒化硅素
膜が覆わない前記主表面に第１の厚い熱酸化被膜
を形成する工程と、前記第１の厚い酸化被膜に隣
接する活性領域部のゲート構造部に絶縁ゲート膜
と多結晶硅素と耐酸化性被膜とを形成する工程
と、該耐酸化性被膜を耐酸化マスクとして前記活
性領域部に熱酸化を施し前記ゲート構造部を除く
部分に薄い第２の熱酸化膜を形成する工程と、前
記耐酸化性被膜を選択除去する工程と、前記第１
および第２の熱酸化膜をマスクとして前記一主表
面を保護して前記多結晶硅素に高濃度の逆導電型
不純物を導入する工程と、前記第２の熱酸化膜を
除去する工程と、該第２の熱酸化膜が除去された
部分に所定の膜厚の第３の熱酸化膜を形成する工
程と、しかる後に前記多結晶硅素および前記第１
の熱酸化膜をマスクとし、かつ、前記第３の熱酸
化膜を透過して前記活性領域部分に逆導電型不純
物を導入する工程とを含む半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8223877A JPS5417679A (en) | 1977-07-08 | 1977-07-08 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8223877A JPS5417679A (en) | 1977-07-08 | 1977-07-08 | Semiconductor device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5417679A JPS5417679A (en) | 1979-02-09 |
| JPS6123670B2 true JPS6123670B2 (ja) | 1986-06-06 |
Family
ID=13768821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8223877A Granted JPS5417679A (en) | 1977-07-08 | 1977-07-08 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5417679A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59227224A (ja) * | 1983-06-09 | 1984-12-20 | 松本 利明 | こんぶ育成用ブロツク |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940872A (ja) * | 1972-08-25 | 1974-04-17 | ||
| JPS5075775A (ja) * | 1973-11-06 | 1975-06-21 |
-
1977
- 1977-07-08 JP JP8223877A patent/JPS5417679A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940872A (ja) * | 1972-08-25 | 1974-04-17 | ||
| JPS5075775A (ja) * | 1973-11-06 | 1975-06-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5417679A (en) | 1979-02-09 |
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