JPS61225985A

JPS61225985A - 画像再生装置

Info

Publication number: JPS61225985A
Application number: JP6682485A
Authority: JP
Inventors: Akira Kariyado; 假宿　晃
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-03-30
Filing date: 1985-03-30
Publication date: 1986-10-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、例えば文字放送受信システムの受信端末の
ような画像通信システムの画像再生装置に関する。

〔発明の技術的背景〕

文字放送システムにおいては、テレビジ目ン信号に重畳
された文字放送信号に含まれる画像データに従って、受
信端末で静止画像を再生するようになっている。この場
合、文字放送信号は送信側から一定の速度で送られる。

また、受信端末はＣＰＵを使ったソフトウェアによシ、
静止画像を表示する丸めのデータ処理を行う。このデー
タ処理は、簡単に言えば、送られてきた画像データに従
って表示用のデータを作って画像メモリ忙書き込み、こ
れを適宜読み出して静止画像を再生するという処理であ
る。

画像データとしては、大きく分けて、画像制御データ、
パターンデータ、コードデータ。

ＰＤＩ　（図形記述命令）データの４種類がある。

画像制御データは、画面消去、ラスク色指定。

画面サイズの指定等、いわゆる画面全体の制御に用いら
れるデータである。ノリーンデータは画像を形成するた
めのデータで、１ドツト単位の輝度データとブロック単
位の色データから成る。このように、ノ母ターンデータ
は、１ドツト単位で伝送される丸め、１画面分の表示を
完了するには、５〜１０秒程度の時間を必要とする。

コードデータは、画像のうち、文字等を形成するための
データである。このコードデータは１文字単位の情報を
、数バイトのデータで表現できるため、約１秒程度で１
画面分の表示を完了することができる。ＰＤＩデータは
、送信側から図形の？インドを指定し、受信端末側でこ
れを演算処理して画像を形成するようなデータである。

〔背景技術の問題点〕

このような文字放送システムにおいては、表示を一時的
に停止したシ、スローで表示したシすることが要求され
る場合がある。特に、ＰＤＩデータによる画像表示にお
いては、表示の過渡期にも表現価値があシ、スロー表示
が望まれる。

しかし、文字放送システムにおいては、送られてくる画
像データの中に、表示を１時的に停止し九り、スローで
表示するための情報が含まれていない。この丸め、表示
の停止に関しては１送信側でキー操作によシ、データ伝
送を一時的に停止することによシ実現している。

しかし、スロー表示に関しては、データがコードデータ
やＰＤＩデータである場合、データの伝送速度が一定で
決まっているから、受信端末で実現せざるを得ない。受
信端末でスロー表示を実現することは、受信した画像デ
ータの処理を遅くすることによシ可能である。しかし、
これをどのように実現するかが非常に問題になる。

例えば、ＣＰＵによる処理プログラムの中に、時間制御
のプログラムを追加し、データ処理を遅くすることが考
えられる。しかし、このようにすると、データ処理に関
するプログラム全体に、時間制御のプログラムを追加し
なければならず、プログラムが膨大なものとなるという
問題が生じる。他の方法としては、ＣＰＵの動作の基準
となるクロックの周波数を下げることが考えられる・し
かし、このようにすると、画像制御、システム処理、受
信処理等といった画像データの処理とは直接関係のない
処理まで遅くなってしまうという問題が生ずる。なお、
画像データの処理とは、このデータがＰＤＩ　ｆ−夕で
あれば、これに従って画像表示位置の座標に対応したア
ドレスを算出し、このアドレスに表示用データを書き込
んだシ、この書き込んだデータを読み出して画像表示す
る処理である。同様に、データがコードデータであれば
、キャラクタＲＯＭからｉＪ？ターンデータを読み出し
、これに従って画像表示する処理である。さらに１デー
タがツクターンデータであれば、輝度データの極性を基
準にして色データを選択し、これに従って画像表示する
処理である。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、ス
ロー表示を受信側で実現する場合において、ＣＰＵのプ
ログラムの増大や画像データの処理以外の処理の遅延を
招くことなく、実現することができる画像再生装置を提
供することを目的とする◎ 〔発明の概要〕この発明は、画像データを処理する第１の処理部びこの
処理以外の第２の処理の基準タイミングを示すクロック
を、各処理に合った周波数で発生可能なようにし、上記
２つの処理を識別可能な信号に従って、各処理に対応し
たクロックを択一的に選択するように構成したものであ
る。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を詳細に説明
する。

第１図は一実施例の構成を示すブロック図である。

第１図において、１１はＣＰＵである。Ｉ　ｊ　ｔ１３
はＣＰＵの処理プログラムを格納するＲＯＭである。こ
の場合、ＲＯＭ　１２には、画像制御、システム制御、
受信処理等といった、画像データの処理には直接関係の
ない処理のプログラムが格納されている。これに対し、
ＲＯＭ　１　ｊには、画像データの処理プログラムが格
納されている。

１４は作業ＲＡＭでｈｌ：＞、ｒｓはチップイネーブル
信号発生回路である。ＲＡＭ　１４やＲＯＭ　１２　。

１３はＣＰＵ　ｌ　１からみてＩｌｏとなっている。

したがって、ＣＰＵｌ１はテップイネーブル信号発生回
路１５を制御して、ＲＯＭ　１２　、　Ｉ　Ｊ、ＲＡＭ
　１４のチップイネーブル信号（ＣＥ、？）、　（ＣＥ
７）。

（ＣＥＪ）を発生し、これらをアクセスするようになっ
ている。

１６は、送信側から送られてきた画像データを取シ込む
データ入力回路である。１７は画像データの処理に従っ
て画像を表示する表示回路である。１８はＣＰＵ　ｔ　
ｔの動作の基準となるクロックを発生するクロック発生
回路である。このクロック発生回路１８は、上記基準ク
ロックとして、ＣＰＵ　１７がＲＯＭ　ｌ　２に格納さ
れている処理プログラムを実行する場合用の第２のクロ
ック（ＣＫ、？）と、ＲＯＭ　１３に格納されている処
理プログラムを実行する場合用の第１のクロック（ＣＫ
Ｊ）を選択的に発生可能となっている。

ここで、第２のクロック（Ｃ１ｌ）の周波数は〜ＣＰＵ
　Ｉ　１の最大動作周波数に設定されている〇一方、第
１のクロック（ＣＫＪ）の周波数は、スローの表示速度
に応じた任意の値に設定されている。これら、２つのク
ロック（ＣＥＪ）、（ＣＫ、？）の選択は、ＲＯＭ　Ｉ
　Ｊをアクセスするためのチップセレクト信号（ＣＥＰ
）のレベル変化に従ってなされる。

第２図は、ＣＰＵ　Ｊ　７のメモリマツプの一例を示、
すものである。この場合、ｋ番地からｔ−１番地までは
、画像制御等の処理プログラムの格納領域とされ、を番
地以降が画像データの処理プログラムの格納領域とされ
ている。この２つの領域は、回路的に分離され、それぞ
れＲＯＭ７’。

ＲＯＭ　１３とされている。

上記構成において動作を説明する。　ＣＰＵ　ｔ　ｒは
、ＲＯＭ１２，１３１１Ｃ格納されている処理されてい
る処理プログラムに従って、データ入力回路１６によっ
て取シ込まれた受信データを、一旦、作業ＲＡＭ　１４
に格納する。この後、ＣＰＵ　１１は、ＲＯＭ　１３に
格納されている処理プログラムに従い、ＲＡＭ１４Ｖｃ
格納されている画像データを処理し、表示用のデータを
作る。この画像表示用データは、表示回路１７に設けら
れ良画像ＲＡＭに格納される。そして、表示回路１７で
は、その画像ＲＡＭに格納された表示用データに従って
画像表示がなされる。

以上の動作において、クロック発生回路１８は、チップ
セレクト信号（ＣＥ７）によりてＲＯＭ１３がアクセス
されるときは、第１のクロック（ＣＥ７）を出力し、そ
れ以外のときは、第２のクロック（ＣＫ、？）を発生す
る。

第３図は、クロック発生回路１８の具体的構成の一例を
示す回路図である。上記第１．第２のクロック（ＣＫＪ
）、（ＣＫＪ）は電圧制御発振回路（以下、ｖＣＯと称
する）１８１によって発生され、増幅回路１８２を介し
てＣＰＵ　ｌ　ｌに与えられる。ＶＣＯＪ　８１の制御
電圧はアナログスイッチ１８３よシ与えられる。このア
ナログスイッチ１８３は、第１のクロック（ＣＫｆ）発
生用の第１の制御電圧（Ｖｒ　）と第２のクロック（Ｃ
Ｋｊ）発生用の第２の制御電圧（ｖ２）を択一的にＶＣ
ｏ　１８１に与えることが可能である。

第２の制御電圧（ｖ２）は、固定電圧（Ｖ）を抵抗１８
４，１８５で分圧することによって得られ、増幅回路１
８６を介してアナログスイッチ１８３Ｖｃ与えられる。

第１の制御電圧（Ｖｔ　）は、固定電圧（ｖ）を抵抗１
１１７．１８ｇ、可変抵抗１８９で分圧することによ）
得られ、増幅回路１９０を介してアナログスイッチ１８
３に与えられる。

アナログスイッチ１８３の制御は、１／ｎ分周回路１９
１の出力（Ｑｎ）に従ってなされる。

この１７　ｎ分周回路１９ｊのリセット端子（Ｒ）には
、テップイネーブル信号（ＣＥＪ）が与えられている。

今、チップイネーブル信号（ＣＥＺ）がロウレベルにお
いて、ＲＯＭ　Ｉ　Ｊがアクセスされるとする。この場
合、１／ｎ分周回路１９１はチップイネーブル信号（Ｃ
１，Ｊ）の立ち下がシのタイミングでリセットされる。

これＫよシ、１７　ｎ分周回路１９１の出力（Ｑｎ）が
ロウレベルと々る。アナログスイッチ１８３は、この出
力（Ｑｎ）がロウレベルになると、第１の制御電圧（ｖ
ｌ）を選択し、ｖｃｏ　７　ｓ　ｔに与える。したがっ
て、ＲＯＭ　１３がアクセスされ、画像データの処理が
なされるときは、ＣＰＵ１ｌは第１のクロック（ＣＫＩ
）に従って動作する。この状態からチップイネーブル信
号（ＣＦ７）がノ・インペルになると、１／ｎ分周回路
１９１のリセットが解除される。そして、１　／　ｎ分
周回路１９１には、増幅回路１８２の出力クロックが与
えられている。したがって、チップイネーブル信号（Ｃ
ＥＪ）がハイレベルとなシ、シかもこの状態がクロック
（ＣＫＪ）のｎ周期分続くと、１／ｎ分周回路１９１の
出力（Ｑｎ）はノ・イレペルとなる。これと同時に、イ
ネーブル端子に与えられる出力（Ｑｌｌ）はロウレベル
となるので、分周回路１９１は分局動作を停止し、出力
（Ｑｎ）はノ１イレペルを維持する。これにより、アナ
ログスイッチ１８３は、第２の制御電圧（ｖ２）を選択
することにな９、ＶＣＯ１８１は第２のクロック（ＣＫ
２）を出力することになる。したがって、ＲＯＭ　１２
がアクセスされ、画像制御等の処理がなされるときは、
ＣＰＵ　１２は第２のクロック（ＣＫ！’）に従って動
作する。

なお、チップセレクト信号（ＣＥＪ）が７１イレペルと
なって、しかも、１／ｎ分周回路１９１がクロック（Ｃ
ＫＺ）をｎ個カウントしたとき始めて、第２の制御電圧
（ｖ２）を選択するようにし九のは、次のような理由に
よる。すなわち、ＣＰＵ　ｔ　ｔが画像データを処理し
ているときに、作業ＲＡＭ　ｌ　Ｊや表示回路１７がＣ
ＰＵ　ｌ　１によってアクセスされると、チップセレク
ト信号（ＣＥＩ）はハイレベルとなる。そこで、作業Ｒ
ＡＭ　７４や表示回路１７が継続的にアクセスされる最
大時間に従ってｎを設定し、これらがアクセスされると
きに１第２のクロック（ＣＫ２）が選択されないように
したものである。これによシ、チップセレクト信号（Ｃ
ＥＪ）が、クロック（ＣＫＪ）のｎ周期の範囲内で、ノ
・イレペルとなったとしても１スロ一表示が何ら影響を
受けることがない。

第４図は、ＶＣＯｒ　８　ｒの制御特性を示す特性図で
ある。図において、ｆｍ、ｘ、ｆｍｌ。は、それぞれ、
ＣＰＵ　１　／が動作可能な最大、最小周波数′　であ
る。第２の制御電圧（ｖ２）はこの最大周波数を得るよ
うな電圧値に設定されている。第１の制御電圧（Ｖｔ　
）は、可変抵抗１８９の抵抗値を調整することにより、
最小周波数（ｆｍｌｎ）から最大周波数（ｆｍ、りまで
任意の周波数を得ることができるように設定されている
。

第５図は、クロック発生回路１８のクロック切換えタイ
ミングを示すタイミングチャートである。第５図におい
て、画像制御等の処理時は１チツプイネ一ブル信号（Ｃ
Ｆ２）がロウレベルになり、画像データの処理時は、チ
ップイネーブル信号（ＣＦ７）がロウレベルとなる。チ
ップイネーブル信号（ＣＦ、？）がロウレベルになると
、１　／　ｎ分周回路１９１の出力（Ｑｎ）がハイレベ
ルになシ、最大周波数（ｆｍ＊ｘ）のクロック（ＣＫ、
？）が選択される。チップイネーブル信号（ＣＥｌ）カ
ロウレベルになると、出力（Ｑｎ）がロウｖ　（／Ｌ／
とな）、周波数（ｆ）のクロック（ＣＫｌ）が選択され
る。そして、チップイネーブル信号（ＣＥＺ）がロウレ
ベルからノ・イレペルに切シ換わるときには、クロック
（ＣＫＪ）のｎ周期分（ｎＸｃＫｌ）だけ、出力（Ｑｌ
ｌ）の立ち上がシタイミングが遅れる。

以上詳述したように、この実施例は、画像データ処理用
の第１のクロック（ＣＫＺ）と、画像制御等の処理用の
第２のクロック（ＣＫｊ）を設定し、前者の処理期間と
後者の処理期間に応じて上記２つのクロック（ＣＫｆ）
、（ＣＫ、？）を択一的に選択するようにし九ので、後
者の処理に何ら影響を与えることなく、スロー表示を実
現することができる。しかも、このような構成によれば
、ＲＯＭＩ　２　、１３ＶＣＷｌｒ納する処理プログラ
ムを何ら修正する必要がなく、プログラムの増大を防ぐ
ことができる。

なお、この発明は、文字放送システム以外のシステムに
も適用可能なことは勿論である。

〔発明の効果〕

このようにこの発明によれば、スロー表示を受信側で実
現する場合において、ＣＰＨのプログラムの増大や画像
データの処理以外の処理の遅延を招くことなく、実現す
ることができる画像再生装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は第１図中のＣＰＵのメモリマツプを示す図、第
３図は第１図中のクロック発生回路の具体的構成の一例
を示す回路図、第４図は第３図中のＶＣＯの制御特性図
、第５図は第３図の動作を説明するためのタイミングチ
ャートである。Ｉｆ・・・ＣＰＵＸ　１２．１３・・・ＲＯＭ％　１４
・・・作業ＲＡＭ、１５・・・チクブイネーブル信号発
生回路、Ｉ６・・・データ入力回路、１７・・・表示回
路、１９・・・クロック発生回路。第１図１１２　図第３図第４図第５図

Claims

【特許請求の範囲】伝送データのうち画像表示の基準となる画像データより
画像表示用データを変換処理する第１の処理と、この処
理とは別の第２の処理を時間的に独立に実行する処理手
段と、この処理手段で、上記第１、第２の処理のどちらが実行
されているかを識別可能な識別信号を発生する識別信号
発生手段と、上記第１、第２の処理それぞれの基準タイミングを示す
第１、第２のクロックを択一的に発生可能で、これら第
１、第２のクロックの選択が上記識別信号発生手段から
発生される識別信号に従ってなされるクロック発生手段
とを具備した画像再生装置。