JPS61223792A - アクテイブマトリツクス基板 - Google Patents
アクテイブマトリツクス基板Info
- Publication number
- JPS61223792A JPS61223792A JP60063402A JP6340285A JPS61223792A JP S61223792 A JPS61223792 A JP S61223792A JP 60063402 A JP60063402 A JP 60063402A JP 6340285 A JP6340285 A JP 6340285A JP S61223792 A JPS61223792 A JP S61223792A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- source
- active matrix
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、透光性基板上に薄膜トランジスタをマトリッ
クス状に形成したアクティブマトリックス基板に関する
ものであり、液晶を用いた表示装置等に用いられるもの
である。
クス状に形成したアクティブマトリックス基板に関する
ものであり、液晶を用いた表示装置等に用いられるもの
である。
（従来の技術）
近年、透光性基板に薄膜トランジスタを用いたアクティ
ブマトリックス基板の開発が活発である。
ブマトリックス基板の開発が活発である。
言うまでもなく、これ等のアクティブマトリックス基板
は液晶等を用いた表示装置を目的としたものであるが、
将来的には、大型の一次元或いは二次元イメージセンサ
等の可能性もあり、広い応用が考えられる。
は液晶等を用いた表示装置を目的としたものであるが、
将来的には、大型の一次元或いは二次元イメージセンサ
等の可能性もあり、広い応用が考えられる。
第３図は、薄膜トランジスタを用いた従来のアクティブ
マトリックス基板の回路構成を示すもので、１は多結晶
シリコン或いは非晶質シリコンをその一構成要素とする
透光性基板（図示しない）上に形成した薄膜トランジス
タ、２は薄膜トランジスタ１のドレインに電気的に接続
した透明電極と、カラーフィルタを形成する透光性基板
上の透明な対向電極との間に液晶を注入した液晶表示体
で。
マトリックス基板の回路構成を示すもので、１は多結晶
シリコン或いは非晶質シリコンをその一構成要素とする
透光性基板（図示しない）上に形成した薄膜トランジス
タ、２は薄膜トランジスタ１のドレインに電気的に接続
した透明電極と、カラーフィルタを形成する透光性基板
上の透明な対向電極との間に液晶を注入した液晶表示体
で。
この液晶表示体２は映像表示領域３の各画素と対応する
位置に配設されており、液晶による容量以外に、補助容
量としてアクティブマトリックス基板に形成される容量
が付加されることもある。４は薄膜トランジスタｌのゲ
ートに接続したゲート配線、５は簿膜トランジスタ１の
ソースに接続したソース配線である。
位置に配設されており、液晶による容量以外に、補助容
量としてアクティブマトリックス基板に形成される容量
が付加されることもある。４は薄膜トランジスタｌのゲ
ートに接続したゲート配線、５は簿膜トランジスタ１の
ソースに接続したソース配線である。
このように構成された従来例では、ゲート配線４から１
つのゲートラインを選択すると、ソース配線５を通して
薄膜トランジスタ１のドレインと電気的に接続される透
明電極に所定の電位が与えられる。このとき、透明電極
と対向電極との間に注入されている液晶の光読光性が変
化して、２枚の偏光板により光透過率が変化するもので
、以下。
つのゲートラインを選択すると、ソース配線５を通して
薄膜トランジスタ１のドレインと電気的に接続される透
明電極に所定の電位が与えられる。このとき、透明電極
と対向電極との間に注入されている液晶の光読光性が変
化して、２枚の偏光板により光透過率が変化するもので
、以下。
同様に、ゲート配線４から１つのゲートラインを順次選
択していくことにより、１フイールドの画面が形成され
る。
択していくことにより、１フイールドの画面が形成され
る。
（発明が解決しようとする問題点）
ところで、アクティブマトリックス基板と外部駆動回路
との接続は、フレキシブルプリント基板によって各ゲー
ト配線４及びソース配線５と直接接続する（例えば、特
開昭５２−１１６１９５号参照）か、或いは、映像表示
領域外にシフトレジスタを設けて、このシフトレジスタ
でゲート配線４若しくはソース配線５を選択して、外部
回路との接続本数を少なくする方法がとられる（例えば
、特開昭５８−２１９５９５号参照）。
との接続は、フレキシブルプリント基板によって各ゲー
ト配線４及びソース配線５と直接接続する（例えば、特
開昭５２−１１６１９５号参照）か、或いは、映像表示
領域外にシフトレジスタを設けて、このシフトレジスタ
でゲート配線４若しくはソース配線５を選択して、外部
回路との接続本数を少なくする方法がとられる（例えば
、特開昭５８−２１９５９５号参照）。
しかしながら、前者のフレキシブルプリント基板による
ゲート配［４及びソース配線５との直接接続は、液晶表
示装置の解像度を向上させるために画素数を増加させた
場合には、配線間のピッチが小さくなるので、実装が非
常に困難となる問題があった。又、後者のシフトレジス
タを用いる場合には、映像表示領域３の外周部にシフト
レジスタを設けなければならないので、歩留りが低下す
ると共に、特に、水平操作のためには、高い移動度を有
する半導体材料を用いる必要があるので、薄膜トランジ
スタを形成する材料が限定されるという問題があった。
ゲート配［４及びソース配線５との直接接続は、液晶表
示装置の解像度を向上させるために画素数を増加させた
場合には、配線間のピッチが小さくなるので、実装が非
常に困難となる問題があった。又、後者のシフトレジス
タを用いる場合には、映像表示領域３の外周部にシフト
レジスタを設けなければならないので、歩留りが低下す
ると共に、特に、水平操作のためには、高い移動度を有
する半導体材料を用いる必要があるので、薄膜トランジ
スタを形成する材料が限定されるという問題があった。
本発明は、前述のような問題に鑑みてなされたもので、
歩留りが大幅に向上し、且つ、製造原価が安くなるアク
ティブマトリックス基板を提供することを目的とするも
のである。
歩留りが大幅に向上し、且つ、製造原価が安くなるアク
ティブマトリックス基板を提供することを目的とするも
のである。
（問題点を解決するための手段）
本発明は、ソース配線群の各線を区分してなる各小群の
線の間に薄膜トランジスタのソース及びドレインをそれ
ぞれ接続すると共に、薄膜トランジスタのゲートを複数
のゲート配線に区分して並列接続するものである。
線の間に薄膜トランジスタのソース及びドレインをそれ
ぞれ接続すると共に、薄膜トランジスタのゲートを複数
のゲート配線に区分して並列接続するものである。
（作用）
映像表示領域に配設した薄膜トランジスタのゲート配線
に印加する信号と、ソース配線群の各線を区分してなる
各小群の線の間にソース及びドレインをそれぞれ接続し
た複数の薄膜トランジスタの信号切換用ゲート配線に印
加する信号とを制御することにより、映像表示領域に配
設したどの薄膜トランジスタに映像信号を印加するかを
選択できる。
に印加する信号と、ソース配線群の各線を区分してなる
各小群の線の間にソース及びドレインをそれぞれ接続し
た複数の薄膜トランジスタの信号切換用ゲート配線に印
加する信号とを制御することにより、映像表示領域に配
設したどの薄膜トランジスタに映像信号を印加するかを
選択できる。
（実施例）
以下図面により、本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例におけるアクティブマトリ
ックス基板の回路図であり、６は、コーニング社＃ ７
０５９、石英等の透光性基板（図示しない）上に形成し
た半導体薄膜（図示しない）、ゲート絶縁膜（図示しな
い）、ゲート配線７及びソース配！８からなる薄膜トラ
ンジスタ、９は薄膜トランジスタ６のドレインに接続し
た液晶表示体で。
ックス基板の回路図であり、６は、コーニング社＃ ７
０５９、石英等の透光性基板（図示しない）上に形成し
た半導体薄膜（図示しない）、ゲート絶縁膜（図示しな
い）、ゲート配線７及びソース配！８からなる薄膜トラ
ンジスタ、９は薄膜トランジスタ６のドレインに接続し
た液晶表示体で。
薄膜トランジスタ６と液晶表示体９とは、それぞれ、映
像表示領域１０の各画素と対応する位置にマトリックス
状に配設されており、而も、マトリックス状に配設され
た各薄膜トランジスタ６のゲートはゲート配線７によっ
て行毎に並列接続され、ソースはソース配線８によって
列毎に並列接続されている。尚、半導体薄膜には、プラ
ズマＣＶＤ法によって形成した水素化非晶質Ｓｉ、若し
くは、減圧ＣＶＤ法或いは電子ビーム蒸着法によって形
成した多結晶Ｓｉを用い、又、ゲート絶縁膜には。
像表示領域１０の各画素と対応する位置にマトリックス
状に配設されており、而も、マトリックス状に配設され
た各薄膜トランジスタ６のゲートはゲート配線７によっ
て行毎に並列接続され、ソースはソース配線８によって
列毎に並列接続されている。尚、半導体薄膜には、プラ
ズマＣＶＤ法によって形成した水素化非晶質Ｓｉ、若し
くは、減圧ＣＶＤ法或いは電子ビーム蒸着法によって形
成した多結晶Ｓｉを用い、又、ゲート絶縁膜には。
プラズマＣＶＤ法によって形成したＳｉＮｘ。
ＳｉＯｘ、ＣＶＤ法によって形成したＳｉｎ、、若しく
は、半導体層の熱酸化膜を用い、更に、ゲート配線７及
びソース配線８には、ＤＣスパッタリング法によって形
成したＭｏ、Ｗ、Ｃｒ或いはＡ１等の金属材料或いはＭ
ｏ Ｓ ｘｚ等の金属硅化物、減圧ＣＶＤ法によって
形成した多結晶Ｓｉ、若しくは、ＤＣスパッタリング法
或いはＲＦスパッタリング法によって形成したＳｎＯ，
、Ｉｎｋ、或いはＩｎ、０３（Ｓ ｎ Ｏｘ ）等の透
明電極材料を用いればよく、ゲート配線７及びソース配
線８の配線用材料は多層で用いてもよい、１１は、映像
表示領域１０の外側において、ソース及びドレインを、
ソース配線８を区分してなる各小群の３本の線の間にそ
れぞれ接続した薄膜トランジスタ、１２は薄膜トランジ
スタ１１のゲートを交互に並列に接続した２本の信号切
換用ゲート配線で、薄膜トランジスタ１１及び信号切換
用ゲート配線１２は、隣接する３本のソース配線１０が
互いに接続されている、映像表示領域ｌＯの外側の上部
と下部とに分割して配設されている。
は、半導体層の熱酸化膜を用い、更に、ゲート配線７及
びソース配線８には、ＤＣスパッタリング法によって形
成したＭｏ、Ｗ、Ｃｒ或いはＡ１等の金属材料或いはＭ
ｏ Ｓ ｘｚ等の金属硅化物、減圧ＣＶＤ法によって
形成した多結晶Ｓｉ、若しくは、ＤＣスパッタリング法
或いはＲＦスパッタリング法によって形成したＳｎＯ，
、Ｉｎｋ、或いはＩｎ、０３（Ｓ ｎ Ｏｘ ）等の透
明電極材料を用いればよく、ゲート配線７及びソース配
線８の配線用材料は多層で用いてもよい、１１は、映像
表示領域１０の外側において、ソース及びドレインを、
ソース配線８を区分してなる各小群の３本の線の間にそ
れぞれ接続した薄膜トランジスタ、１２は薄膜トランジ
スタ１１のゲートを交互に並列に接続した２本の信号切
換用ゲート配線で、薄膜トランジスタ１１及び信号切換
用ゲート配線１２は、隣接する３本のソース配線１０が
互いに接続されている、映像表示領域ｌＯの外側の上部
と下部とに分割して配設されている。
このように構成された本実施例の動作を、各配線に印加
する駆動パルス及び信号電圧を示した第２図を参照しな
がら説明する。
する駆動パルス及び信号電圧を示した第２図を参照しな
がら説明する。
先ず１時間ｔ□では、パルス信号φ。１がゲート配線７
の７□を介して各薄膜トランジスタ６のゲートに印加さ
れると同時に、パルス信号φ、が信号切換用ゲート配線
１２の１２ａを介して薄膜トランジスタｌｌａのゲート
に印加されるので、ソース配線８を介して各薄膜トラン
ジスタ１１のソースに印加されているパルス信号Ｖｓが
、薄膜トランジスタｌｌａ及びソース配線８ａを介して
薄膜トランジスタ６ａ１のソースに印加されると共に、
ソース配線８ｂを介して薄膜トランジスタ６ｂ１のソー
スに印加されて、薄膜トランジスタ６ａ１及び６ｂ、の
ドレイン電圧は所定の設定電圧となる。
の７□を介して各薄膜トランジスタ６のゲートに印加さ
れると同時に、パルス信号φ、が信号切換用ゲート配線
１２の１２ａを介して薄膜トランジスタｌｌａのゲート
に印加されるので、ソース配線８を介して各薄膜トラン
ジスタ１１のソースに印加されているパルス信号Ｖｓが
、薄膜トランジスタｌｌａ及びソース配線８ａを介して
薄膜トランジスタ６ａ１のソースに印加されると共に、
ソース配線８ｂを介して薄膜トランジスタ６ｂ１のソー
スに印加されて、薄膜トランジスタ６ａ１及び６ｂ、の
ドレイン電圧は所定の設定電圧となる。
又１時間ｔ２では、パルス信号φ。１がゲート配線７の
７１を介して各薄膜トランジスタ６のゲートに印加され
ている状態で、パルス信号φ８が信号切換用ゲート配線
１２の１２ｂを介して薄膜トランジスタｌｌｂのゲート
に印加されるので、ソース配線８を介して各薄膜トラン
ジスタ１１のソースに印加されているパルス信号Ｖｓが
、薄膜トランジスタｌｌｂ及びソース配線８ｃを介して
薄膜トランジスタ６ｃ、のソースに印加されると共に、
ソース配線８ｂを介して薄膜トランジスタ６ｂ□のソー
スに印加されて、薄膜トランジスタ６ｂ、及び６ｃ、の
ドレイン電圧が所定の設定電圧となる。
７１を介して各薄膜トランジスタ６のゲートに印加され
ている状態で、パルス信号φ８が信号切換用ゲート配線
１２の１２ｂを介して薄膜トランジスタｌｌｂのゲート
に印加されるので、ソース配線８を介して各薄膜トラン
ジスタ１１のソースに印加されているパルス信号Ｖｓが
、薄膜トランジスタｌｌｂ及びソース配線８ｃを介して
薄膜トランジスタ６ｃ、のソースに印加されると共に、
ソース配線８ｂを介して薄膜トランジスタ６ｂ□のソー
スに印加されて、薄膜トランジスタ６ｂ、及び６ｃ、の
ドレイン電圧が所定の設定電圧となる。
更に、時間ｔ、では、パルス信号φ。１がゲート配線７
の７１を介して各薄膜トランジスタ６のゲートに印加さ
れている状態で、パルス信号φえ及びφヨが信号切換用
ゲート配線１２の１２ａ及び１２ｂに印加されないので
、ソース配線８に印加されているパルス信号Ｖｓが、ソ
ース配線８ｂを介して薄膜トランジスタ６ｂ工のソース
のみ印加されて、薄膜トランジスタ６ｂ１のドレイン電
圧が所定の設定電圧となり、第１の水平操作ラインの表
示が終了する。
の７１を介して各薄膜トランジスタ６のゲートに印加さ
れている状態で、パルス信号φえ及びφヨが信号切換用
ゲート配線１２の１２ａ及び１２ｂに印加されないので
、ソース配線８に印加されているパルス信号Ｖｓが、ソ
ース配線８ｂを介して薄膜トランジスタ６ｂ工のソース
のみ印加されて、薄膜トランジスタ６ｂ１のドレイン電
圧が所定の設定電圧となり、第１の水平操作ラインの表
示が終了する。
次に、時間ｔ、では、パルス信号φ。２が、ゲート配線
７の７．を介して、各薄膜トランジスタ６のゲートに印
加されるが、パルス信号φ、及びφ。
７の７．を介して、各薄膜トランジスタ６のゲートに印
加されるが、パルス信号φ、及びφ。
が、前述の如く、信号切換用ゲート配線１２の１２ａ及
び１２ｂを介して各薄膜トランジスタｌｌａ及びｌｌｂ
のゲートに順次印加されるので、ソース配線８を介して
各薄膜トランジスタ１１のソース及びソース配線８ｂに
印加されているパルス信号Ｖｓが、時間ｔｉｔ ｔｓ及
びｔ６において１時間ｔｉｔ ｔ、及び１ａと同様に、
薄膜トランジスタ６ ａ、 、 ６ ｂ、及び６ｃ。
び１２ｂを介して各薄膜トランジスタｌｌａ及びｌｌｂ
のゲートに順次印加されるので、ソース配線８を介して
各薄膜トランジスタ１１のソース及びソース配線８ｂに
印加されているパルス信号Ｖｓが、時間ｔｉｔ ｔｓ及
びｔ６において１時間ｔｉｔ ｔ、及び１ａと同様に、
薄膜トランジスタ６ ａ、 、 ６ ｂ、及び６ｃ。
のソースに順次印加されて、薄膜トランジスタ６ａ２．
６ｂ、及び６ｃ、のドレイン電圧が順次所定の設定電圧
になり、第２の水平操作ラインの表示が終了する。
６ｂ、及び６ｃ、のドレイン電圧が順次所定の設定電圧
になり、第２の水平操作ラインの表示が終了する。
以下、前述の如き動作が順次繰り返して行なわれて、第
ｎの水平操作ラインの薄膜トランジスタ６ａａｓ ６ｂ
＠及び６ｃｌｌのドレイン電圧が順次所定の設定電圧に
なれば、１画面分の走査が完了し、信号表示のため各画
素が選択されて、画像表示が可能となる。
ｎの水平操作ラインの薄膜トランジスタ６ａａｓ ６ｂ
＠及び６ｃｌｌのドレイン電圧が順次所定の設定電圧に
なれば、１画面分の走査が完了し、信号表示のため各画
素が選択されて、画像表示が可能となる。
尚、実施例において１表示手段に液晶を用いた例で説明
したが、本発明における表示手段は何も液晶に限定され
るものではなく、ＥＬを用いた表示手段にも使用でき、
又、ＰＬＺＴを用いた光シャッタに・も使用することが
できる。更に、液晶の代わりに設けた光導電膜のソース
配線に印加する電圧を一定として、ソース配線を流れる
電流の変化を検出するようにすれば、撮像素子にも応用
することができる。
したが、本発明における表示手段は何も液晶に限定され
るものではなく、ＥＬを用いた表示手段にも使用でき、
又、ＰＬＺＴを用いた光シャッタに・も使用することが
できる。更に、液晶の代わりに設けた光導電膜のソース
配線に印加する電圧を一定として、ソース配線を流れる
電流の変化を検出するようにすれば、撮像素子にも応用
することができる。
（発明の効果）
以上説明したように、本発明によれば、アクティブマト
リックス基板を用いた液晶表示装置或いは他の材料を用
いた表示装置において、解像度を向上させるために画素
数が増加しても、複雑なシフトレジスタを形成する必要
がなくなるので、フレキシブルプリント基板による実装
が容易できるようになると共に、外部回路との接続本数
が１／３以下になって、配線ピッチが従来の６倍以上に
なるので、大幅な歩留りの向上と、製造原価の低減を図
ることができる効果がある。
リックス基板を用いた液晶表示装置或いは他の材料を用
いた表示装置において、解像度を向上させるために画素
数が増加しても、複雑なシフトレジスタを形成する必要
がなくなるので、フレキシブルプリント基板による実装
が容易できるようになると共に、外部回路との接続本数
が１／３以下になって、配線ピッチが従来の６倍以上に
なるので、大幅な歩留りの向上と、製造原価の低減を図
ることができる効果がある。
第１図は本発明の一実施例におけるアクティブマトリッ
クス基板の回路図、第２図は本発明の一実施例における
アクティブマトリックス基板の駆動方法を説明するため
のタイミングチャート、第３図は従来のアクティブマト
リックス基板の回路図である。 ６．１１・・・薄膜トランジスタ、 ７・・・ゲート配
線、 ８ ・・・ソース配線、 ９ ・・・映像表示手
段（液晶表示体）、ｌＯ・・・映像表示領域、 １２
・・・信号切換用ゲート配線。 特許出願人 松下電器産業株式会社 第１図 第２ｆｆｌ
クス基板の回路図、第２図は本発明の一実施例における
アクティブマトリックス基板の駆動方法を説明するため
のタイミングチャート、第３図は従来のアクティブマト
リックス基板の回路図である。 ６．１１・・・薄膜トランジスタ、 ７・・・ゲート配
線、 ８ ・・・ソース配線、 ９ ・・・映像表示手
段（液晶表示体）、ｌＯ・・・映像表示領域、 １２
・・・信号切換用ゲート配線。 特許出願人 松下電器産業株式会社 第１図 第２ｆｆｌ
Claims (3)
- （１）映像表示領域に配設された透明電極からなる複数
の映像表示手段と、前記映像表示手段をドレインに接続
させて、透光性基板上に形成した複数の第１の薄膜トラ
ンジスタと、前記第１の薄膜トランジスタを駆動するた
めの信号が入力するソース配線群及びゲート配線群と、
前記ソース配線群の各線を区分してなる各小群の線の間
にソース及びドレインをそれぞれ接続した複数の第２の
薄膜トランジスタと、前記複数の第２の薄膜トランジス
タのゲートに接続した複数の信号切換用ゲート配線とが
具備されていることを特徴とするアクティブマトリック
ス基板。 - （２）前記第２の薄膜トランジスタは、そのソース及び
ドレインが、前記映像表示領域のいずれか二辺で、前記
ソース配線群の各小群の各線の間にそれぞれ接続される
ことを特徴とする特許請求の範囲第（１）項記載のアク
ティブマトリックス基板。 - （３）前記第１及び第２の薄膜トランジスタは、多結晶
シリコン或いは水素化非晶質シリコンを一構成要素とし
て含むことを特徴とする特許請求の範囲第（１）項記載
のアクティブマトリックス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063402A JPS61223792A (ja) | 1985-03-29 | 1985-03-29 | アクテイブマトリツクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063402A JPS61223792A (ja) | 1985-03-29 | 1985-03-29 | アクテイブマトリツクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61223792A true JPS61223792A (ja) | 1986-10-04 |
Family
ID=13228274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063402A Pending JPS61223792A (ja) | 1985-03-29 | 1985-03-29 | アクテイブマトリツクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61223792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005156574A (ja) * | 2003-09-10 | 2005-06-16 | Hitachi Displays Ltd | 表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6152631A (ja) * | 1984-08-22 | 1986-03-15 | Seiko Instr & Electronics Ltd | アクティブマトリクス表示装置 |
| JPS61156187A (ja) * | 1984-12-28 | 1986-07-15 | キヤノン株式会社 | アクティブマトリクス回路 |
-
1985
- 1985-03-29 JP JP60063402A patent/JPS61223792A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6152631A (ja) * | 1984-08-22 | 1986-03-15 | Seiko Instr & Electronics Ltd | アクティブマトリクス表示装置 |
| JPS61156187A (ja) * | 1984-12-28 | 1986-07-15 | キヤノン株式会社 | アクティブマトリクス回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005156574A (ja) * | 2003-09-10 | 2005-06-16 | Hitachi Displays Ltd | 表示装置 |
| JP4703955B2 (ja) * | 2003-09-10 | 2011-06-15 | 株式会社 日立ディスプレイズ | 表示装置 |
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