JPS61219988A - 映像信号処理回路 - Google Patents
映像信号処理回路Info
- Publication number
- JPS61219988A JPS61219988A JP6130985A JP6130985A JPS61219988A JP S61219988 A JPS61219988 A JP S61219988A JP 6130985 A JP6130985 A JP 6130985A JP 6130985 A JP6130985 A JP 6130985A JP S61219988 A JPS61219988 A JP S61219988A
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- Japan
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- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ソーナ受信器の表示上認識度を向上させるた
めの１！！＆！−像信号中に含まれる雑音レベルの抑圧
及び均一化をはかる映像信号処理回路に関する。
めの１！！＆！−像信号中に含まれる雑音レベルの抑圧
及び均一化をはかる映像信号処理回路に関する。
従来、この樵の映像信号処理回路は、対数変換回路と平
均値検出回路と減算回路からなるＰＤ・Ａ ＧＣ（Ｐｏ
５ｔ Ｄｅｔｅｃｔｉｏｎ Ａｕｔｏｍａｔｉｃ
Ｇａ１ｎＣ□ｎｔｒｏｌ）方式のものがあった。この方
式は残響が航走雑音よりも大きい領域（以下、残響領域
とする）では雑音振幅がレーし分布に近似できるためＬ
ＯＧ／ＣＦＡＲの原理により、入力に含まれる雑音の変
動を均一化し映像信号の認識をよくするものであった（
％公昭５１−２１７９６公報）。
均値検出回路と減算回路からなるＰＤ・Ａ ＧＣ（Ｐｏ
５ｔ Ｄｅｔｅｃｔｉｏｎ Ａｕｔｏｍａｔｉｃ
Ｇａ１ｎＣ□ｎｔｒｏｌ）方式のものがあった。この方
式は残響が航走雑音よりも大きい領域（以下、残響領域
とする）では雑音振幅がレーし分布に近似できるためＬ
ＯＧ／ＣＦＡＲの原理により、入力に含まれる雑音の変
動を均一化し映像信号の認識をよくするものであった（
％公昭５１−２１７９６公報）。
しかしながら、従来の映像信号処理回路は、雑音振幅が
レーし分布に近似できる場合には有効であるが、雑音振
幅の分布関数が変化した時には、この方式では雑音レベ
ルの平均値の一定化及び分散の均一化ははかれないとい
う欠点がある。ソーナ信号表示において、このような状
況は、次の２つの場合が考えられる。
レーし分布に近似できる場合には有効であるが、雑音振
幅の分布関数が変化した時には、この方式では雑音レベ
ルの平均値の一定化及び分散の均一化ははかれないとい
う欠点がある。ソーナ信号表示において、このような状
況は、次の２つの場合が考えられる。
１、アクティブソーナ使用時のソーナ受信信号２、
ＰＤ−ＡＧＣ処理を行う前段での信号処理結果の雑音振
幅がし−レ分布に近似できない場合 上記の１の場合は、表示上残響領域と航走雑音領域とで
背景雑音レベルが一定でないという挽象が起シ、上記２
の場合は、前段での信号処理内容によって、背景雑音レ
ベルが異なる。これは１表示上認識度が低下することに
つながる。
ＰＤ−ＡＧＣ処理を行う前段での信号処理結果の雑音振
幅がし−レ分布に近似できない場合 上記の１の場合は、表示上残響領域と航走雑音領域とで
背景雑音レベルが一定でないという挽象が起シ、上記２
の場合は、前段での信号処理内容によって、背景雑音レ
ベルが異なる。これは１表示上認識度が低下することに
つながる。
第２図（ａ） ＃ （ｂ）は上記１の場合の状況を示し
、それぞれ従来の映像信号処理回路の入力レベルと対応
するＰＤＡＧＣ出力レベルを示し、残響領域（第２図（
ａ） 、 （ｂ）の左側の部分）のＰＤＡＧＣ出力の振
幅が一定に抑えられているのに対し、航走雑音領域（第
２図（ａ） 、 （ｂ）の右側の部分）（７）ＰＤＡＧ
Ｃ出力の振幅が大きくなっている状況を示す。
、それぞれ従来の映像信号処理回路の入力レベルと対応
するＰＤＡＧＣ出力レベルを示し、残響領域（第２図（
ａ） 、 （ｂ）の左側の部分）のＰＤＡＧＣ出力の振
幅が一定に抑えられているのに対し、航走雑音領域（第
２図（ａ） 、 （ｂ）の右側の部分）（７）ＰＤＡＧ
Ｃ出力の振幅が大きくなっている状況を示す。
本発明の映像信号処理回路は、入力の平均値を算出する
平均値検出回路と、前記入力から前記平均値を減算する
ｇ算回路と、前記入力と前記平均値よシ分散を求める分
散検出回路と、この分散検出回路の出力と任意に設定し
た分散値との比からなる係数を求める係数制御回路と、
前記減算回路より得られる出力と前記係数を乗算する乗
算回路とを含んで構成される。
平均値検出回路と、前記入力から前記平均値を減算する
ｇ算回路と、前記入力と前記平均値よシ分散を求める分
散検出回路と、この分散検出回路の出力と任意に設定し
た分散値との比からなる係数を求める係数制御回路と、
前記減算回路より得られる出力と前記係数を乗算する乗
算回路とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図で、サンプリン
グによって得られる時系列の入力Ｊｉ（ｘｉ はｉ時点
の入力を示す）の平均値を算出する平均値検出回路１と
、入力Ｊｉから平均値を減算する減算回路２および入力
Ｊｉ と平均値より分散を求める分散検出回路３と、こ
の分散検出回路から得られる分散値から、任意に設定し
た分散値との比からなる係数を求める係数制御回路４と
を七し、減算回路２よフ得られる出力と係数制御回路４
より得られる係数を乗算する乗算回路５から出力を得て
いる。このようにＰＤ−ＡＧＣ方式のように平均値だけ
で雑音の均一化をはかるのではなく、雑音の分散値も考
慮して均一化を行っている。
グによって得られる時系列の入力Ｊｉ（ｘｉ はｉ時点
の入力を示す）の平均値を算出する平均値検出回路１と
、入力Ｊｉから平均値を減算する減算回路２および入力
Ｊｉ と平均値より分散を求める分散検出回路３と、こ
の分散検出回路から得られる分散値から、任意に設定し
た分散値との比からなる係数を求める係数制御回路４と
を七し、減算回路２よフ得られる出力と係数制御回路４
より得られる係数を乗算する乗算回路５から出力を得て
いる。このようにＰＤ−ＡＧＣ方式のように平均値だけ
で雑音の均一化をはかるのではなく、雑音の分散値も考
慮して均一化を行っている。
第３図は、平均値検出回路１と減算回路２のブロック図
であ夛、＆に４図は分数検出回路、第５図は係数制御部
のブロック図である。
であ夛、＆に４図は分数検出回路、第５図は係数制御部
のブロック図である。
第３図で減算回路は１減算回路１０であり、他の部分は
、対数変換回路６、ｍ／２段遅延回路７゜８、逆対数変
換回路９等からなるＬＯＧ／ＣＦＡＲ回路である。ＬＯ
Ｇ／ＣＦＡＲ回路によりを求め、１減算回ｗ１１０にて
ｌを減算することにより、平均値を除去している。
、対数変換回路６、ｍ／２段遅延回路７゜８、逆対数変
換回路９等からなるＬＯＧ／ＣＦＡＲ回路である。ＬＯ
Ｇ／ＣＦＡＲ回路によりを求め、１減算回ｗ１１０にて
ｌを減算することにより、平均値を除去している。
第４図は分散検出回路であシ、第３図に示すＬＯＧ／Ｃ
ＦＡＲＬ；＋１路で得られた１ｏｐ−１＃ Ａ！Ｏｊ”
’１−ｎｔｌｏｇ Ｊｉ−ｎ／２ それぞれを節点１
７〜１９で２倍にし、節点１７．１８からの信号それぞ
れを逆対数変換回路１１．１２で逆対数変換し、節点２
０で節点１９からの信号に定数１ｏｉｎを加えたものを
逆対数変換回路１３で逆対数変換し、節点２１で逆対数
変換回路１１の出力に節点２２７Ｊ＞らの信号を加え、
節点２２で節点２１の出力から逆対数変４１１回路１２
の出力を減算し、節点２３で節点２２の出力 からなる逆対数変換回路１３の出力ｎ ：Ｉ： ｔ 、
、、ｖ２を減算し、除算器１４で節点２３の出力を逆対
数変換回路１３の出力で除して出力としている。
ＦＡＲＬ；＋１路で得られた１ｏｐ−１＃ Ａ！Ｏｊ”
’１−ｎｔｌｏｇ Ｊｉ−ｎ／２ それぞれを節点１
７〜１９で２倍にし、節点１７．１８からの信号それぞ
れを逆対数変換回路１１．１２で逆対数変換し、節点２
０で節点１９からの信号に定数１ｏｉｎを加えたものを
逆対数変換回路１３で逆対数変換し、節点２１で逆対数
変換回路１１の出力に節点２２７Ｊ＞らの信号を加え、
節点２２で節点２１の出力から逆対数変４１１回路１２
の出力を減算し、節点２３で節点２２の出力 からなる逆対数変換回路１３の出力ｎ ：Ｉ： ｔ 、
、、ｖ２を減算し、除算器１４で節点２３の出力を逆対
数変換回路１３の出力で除して出力としている。
（第３図、第４図においてＯで示す節点では、入力側に
付記する＋または−の記号に従りてそれぞれの入力が加
算または減算されたものが出力される。） すなわち第４図の分散検出回路では、入力：Ｌ：ｉとｚ
ｉ−ｎをそれぞれ二乗し、これを用いて区間ｎの を求める。また平均値検出回路１より平均値をうけて分
散 ’Ｊ ｉ −ｎ／２ ｎｚ ｉ −ｎ
／２を計算する。
付記する＋または−の記号に従りてそれぞれの入力が加
算または減算されたものが出力される。） すなわち第４図の分散検出回路では、入力：Ｌ：ｉとｚ
ｉ−ｎをそれぞれ二乗し、これを用いて区間ｎの を求める。また平均値検出回路１より平均値をうけて分
散 ’Ｊ ｉ −ｎ／２ ｎｚ ｉ −ｎ
／２を計算する。
図中で逆対数変換回路１１〜１３により逆対数変換を行
っているのはＬＯＧ／ＣＦＡＲ回路で対数変換を行って
いるためである。
っているのはＬＯＧ／ＣＦＡＲ回路で対数変換を行って
いるためである。
係数制御回路は第５図に示すように逆数演算回路１５で
分散検出回ｗ１３の出力の逆数演算を行い乗算器１６で
ソーナー受信器の表示上の背景雑音レベルを決定する任
意定数Ｋを乗算することによシ得られた係数を出力する
。この係数を第１図の乗算回路５で平均値の除去された
減算回路２の出力に乗する。このように１本実施例は平
均値より一担均−化をはかったのち、変動分について分
散を検出し出力が均一になるように作動する。
分散検出回ｗ１３の出力の逆数演算を行い乗算器１６で
ソーナー受信器の表示上の背景雑音レベルを決定する任
意定数Ｋを乗算することによシ得られた係数を出力する
。この係数を第１図の乗算回路５で平均値の除去された
減算回路２の出力に乗する。このように１本実施例は平
均値より一担均−化をはかったのち、変動分について分
散を検出し出力が均一になるように作動する。
以上、説明したように本発明は、出力から平均値を除去
する平均値検出回路で減算回路と１分散検出回路、係数
制御回路、および乗算回路を設けて、通常のし一し分布
に対しては、平均値除去処理で分散を一定値に抑え、他
の分布の場合は分散値より、平均値除去出力を変化させ
ることにより、朱印の振幅分布の雑音番こ対しても、背
景雑音の均一化が可能となる。ゆえに本発明は、残＃領
域、航走違背領域だけでなく、前段の信号処理内容にか
かわらず、背漿雑皆を常ｉこ均一にできる効果がある。
する平均値検出回路で減算回路と１分散検出回路、係数
制御回路、および乗算回路を設けて、通常のし一し分布
に対しては、平均値除去処理で分散を一定値に抑え、他
の分布の場合は分散値より、平均値除去出力を変化させ
ることにより、朱印の振幅分布の雑音番こ対しても、背
景雑音の均一化が可能となる。ゆえに本発明は、残＃領
域、航走違背領域だけでなく、前段の信号処理内容にか
かわらず、背漿雑皆を常ｉこ均一にできる効果がある。
第１図は本発明の一実施例の機能ブロック図。
第２図４（ａ）および（ｂ）は従来の映像信号処理回路
における入力レベルとＰＤＡＧＣ出カを示すグラフ。 第３図は第１図に示す平均値検出回路１及び減算回路２
のブロック図、第４図は第１図に示す分故検出回ｗ１３
のブロック図、第５図は第１図に示す係数制御回路４の
ブロック図である。 １・・・・・・平均値検出回路、２・旧・・減算回路、
３・・・・・・分散検出回路、４・・・・・・門数制呻
回路、６・・・・・・対数変換回路、７，８・・・・・
・口／２ 段遅延回路、９゜１１．１２．１３・・・・
・・逆対数変換回路、１０．＝＝ｚψ ・・・・・・減算回路、１４・・・・・・除算器、ｘｉ
・・・・・・ｉ時点の入力、！ｉ−ｎ・・・・・−１−
ｎ 時点の入力、Ｘｌ−１１／２・・・・・−１−ｎ／
２時点の入力。 代理人 弁理士 内 原 晋 ８１図 、７２． Ｂ＋ｍ （卸 ｉ−＋ｔ’１ｎ ８２呂
における入力レベルとＰＤＡＧＣ出カを示すグラフ。 第３図は第１図に示す平均値検出回路１及び減算回路２
のブロック図、第４図は第１図に示す分故検出回ｗ１３
のブロック図、第５図は第１図に示す係数制御回路４の
ブロック図である。 １・・・・・・平均値検出回路、２・旧・・減算回路、
３・・・・・・分散検出回路、４・・・・・・門数制呻
回路、６・・・・・・対数変換回路、７，８・・・・・
・口／２ 段遅延回路、９゜１１．１２．１３・・・・
・・逆対数変換回路、１０．＝＝ｚψ ・・・・・・減算回路、１４・・・・・・除算器、ｘｉ
・・・・・・ｉ時点の入力、！ｉ−ｎ・・・・・−１−
ｎ 時点の入力、Ｘｌ−１１／２・・・・・−１−ｎ／
２時点の入力。 代理人 弁理士 内 原 晋 ８１図 、７２． Ｂ＋ｍ （卸 ｉ−＋ｔ’１ｎ ８２呂
Claims (1)
- 入力の平均値を算出する平均値検出回路と前記入力から
前記平均値を減算する減算回路と、前記入力と前記平均
値より分散を求める分散検出回路と、この分散検出回路
の出力と任意に設定した分散値との比からなる係数を求
める係数制御回路と、前記減算回路より得られる出力と
前記係数を乗算する乗算回路とを含むことを特徴とする
映像信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6130985A JPS61219988A (ja) | 1985-03-26 | 1985-03-26 | 映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6130985A JPS61219988A (ja) | 1985-03-26 | 1985-03-26 | 映像信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61219988A true JPS61219988A (ja) | 1986-09-30 |
| JPH0576638B2 JPH0576638B2 (ja) | 1993-10-25 |
Family
ID=13167437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6130985A Granted JPS61219988A (ja) | 1985-03-26 | 1985-03-26 | 映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61219988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08184660A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 方位検出装置 |
-
1985
- 1985-03-26 JP JP6130985A patent/JPS61219988A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08184660A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 方位検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0576638B2 (ja) | 1993-10-25 |
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