JPS61218173A - Monitoring pattern of gaas self-aligning type fet - Google Patents
Monitoring pattern of gaas self-aligning type fetInfo
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- JPS61218173A JPS61218173A JP5818485A JP5818485A JPS61218173A JP S61218173 A JPS61218173 A JP S61218173A JP 5818485 A JP5818485 A JP 5818485A JP 5818485 A JP5818485 A JP 5818485A JP S61218173 A JPS61218173 A JP S61218173A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ノース・ドレイ／１に形成すると同時にＦ
ｆｆＴの電気的特性が測定し得るセルファラインｆｉ
ＦＥｆ’ｒのモニターパターンに関するものである。[Detailed Description of the Invention] [Technical Field of the Invention] This invention provides a method for forming a
Selfa line fi that can measure the electrical characteristics of ffT
This relates to the monitor pattern of FEf'r.
〔発明の技術的背景とその間４点〕
ＧａＡａ Ｉ Ｃ製造において、その単体ＦＦｆＴの電
気的特性でるる閾値電圧（ｖｔｈ） 、飽和領域でのド
レイン電流（Ｉｄｓｓ） １ゲート電圧に対する相互コ
ンダクタンス（ｔｓ）の変化分（Ｋ）値等の値を迅速に
知ることは重要なことでめる。そして、この特性を測定
するため、モニターパターンが通常設けられ°Ｃいる。[Technical background of the invention and 4 points] In GaAa IC manufacturing, the electrical characteristics of a single FFfT are the threshold voltage (vth), the drain current in the saturation region (Idss), and the mutual conductance (ts) for one gate voltage. It is important to quickly know values such as the change (K) value. In order to measure this characteristic, a monitor pattern is usually provided.
第２ ｔｆＪ （ａ） （ｂ）は従来のセルフ・アライ
ン塁ＦＩＳＴのモニターパターンを示す平面図と断面図
である。図中、（１）は半絶縁性Ｇａ人Ｓ基板、（２）
は動作層である路肩、（３）はゲート電極、（４）は１
層、（６）はＳｉ Ｏｓ ｍ −（６）はソース・ドレ
イン電極、（７）はゲートパット窓電極部である。2nd tfJ (a) and (b) are a plan view and a sectional view showing a monitor pattern of a conventional self-aligned base FIST. In the figure, (1) is a semi-insulating GaS substrate, (2)
is the road shoulder which is the active layer, (3) is the gate electrode, and (4) is 1
(6) is a source/drain electrode, and (7) is a gate pad window electrode portion.
次にこのモニターパターンの形成方法につい°Ｃ説明す
る。Next, the method for forming this monitor pattern will be explained.
まず、半絶縁性−ム基板（１）上にＦＩＴの動作層でる
るｎｌＪｌ層（２）を形成し、その上にゲート・メタル
（３）を全面に蒸着し、フォト・エツチング法によりパ
ターン化し、鴇層（４） を形成し、ノース・ドレイ／
形成時のスペーサ膜としＣ５ｌｏｔ （５）を全面ＶＣ
付着し、フォト・エツチング法により、ソース・ドレイ
ン領域の８ｉ０１をエツチングにより除去し、フォト・
レジストを残したまま、全面にソース・ドレイン電極メ
タル（６）でめる人ｕＧｅ／Ａｕ ｔ−蒸着し、すフト
・オフ法により、ソース・ドレイン領域のみ残し、熱処
理し、ソース・ドレイン電極を、形成し、ゲート電極パ
ッド（７）をフォト・−エツチング法を用い８ｉ０鵞（
５）をエツチングすることにより形成される。First, a NlJl layer (2), which is the active layer of the FIT, is formed on a semi-insulating film substrate (1), and a gate metal (3) is deposited on the entire surface and patterned by photo-etching. , forming the Toki Formation (4) and forming the North Drei/
As a spacer film during formation, C5lot (5) was used as the entire VC
8i01 in the source/drain region is removed by photo-etching.
UGe/Au t-evaporated with source/drain electrode metal (6) on the entire surface while leaving the resist, and then heat-treated to form the source/drain electrodes using the quick-off method, leaving only the source/drain regions. , and then the gate electrode pad (7) was formed using a photo-etching method.
5) is formed by etching.
しかしながら従来のモニターパターンでは、ＦＩＴの電
気的特性を測定するとき、ゲート電極メタルにグローブ
の針を直接に接触させるため、この接触抵抗の絶対値お
よびバラツキが大きくなり、等測的にＦＦｔＴのパラメ
ーターであるゲート抵抗が大きなままで測定され、本来
のＦＩｉｌＴ特性が゛測定できず、完全にモニターする
ことができない欠点がめった。However, in conventional monitor patterns, when measuring the electrical characteristics of FIT, the needle of the glove is brought into direct contact with the gate electrode metal, so the absolute value and variation of this contact resistance becomes large, and the FFtT parameter isometrically However, the gate resistance is measured while still being large, and the original FIilT characteristics cannot be measured and completely monitored.
本発明の目的は上記欠点に鑑みなされたもので、この接
触抵抗を低減させＰＥＴの電気的特性を完全、迅速にモ
ニターできるＧｍ Ａｓセル７アライ／ｆｉＦＢＴのモ
ニターパターンを提供するものである。SUMMARY OF THE INVENTION An object of the present invention has been made in view of the above-mentioned drawbacks, and is to provide a GmAs cell 7 array/fiFBT monitor pattern that can reduce this contact resistance and completely and quickly monitor the electrical characteristics of PET.
本発明は上記の目的を達成するために、ゲート電極メタ
ル上にソース・ドレイン電極メタルで、そのゲートの電
極パッドを構成したものでるる。In order to achieve the above object, the present invention provides a device in which the electrode pad of the gate is formed of source/drain electrode metal on the gate electrode metal.
以ド、本発明の一実施例を図面を参照し°Ｃ説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第１図は本発明に係るセルフ・アライン屋Ｆ’ＥＴのモ
ニターパターンの一実施例を示す図でめり、（１）図は
平面図、断面図である。これらの図におい’Ｃ，（１）
は半絶縁性Ｇ１人３基板、（２）はＰＥＴ動作層で６る
ル層、（３）はゲート電極メタル、（４）は一層。FIG. 1 is a diagram showing an embodiment of the monitor pattern of the self-aligner F'ET according to the present invention, and FIG. 1 is a plan view and a sectional view. In these figures 'C, (1)
is a semi-insulating G13 substrate, (2) is a PET active layer with 6 layers, (3) is a gate electrode metal, and (4) is a single layer.
（５）は８ｉ０１膜、（６）はソース・ドレイン電極及
びゲート電極パッドメタルでるる。(5) is the 8i01 film, and (6) is the source/drain electrode and gate electrode pad metal.
次に、このモニターパター７の形成工程につい゛Ｃ説明
する。Next, the process of forming the monitor pattern 7 will be explained.
まず、半絶縁性Ｇａ Ａｓ基板ｔ１）上にＦＥＴの動作
層であるＦ＆屋層を撰択的に形成し、その上ＶＣゲート
メタル（３）ヲ全面に蒸着し、フォト・エツチング法に
よりパターン化し、ル層（４）を形成し、ソース・ドレ
イン電極及びゲートパッド電極（６）形成時のスペーサ
膜とし−Ｃ８ｉ０． （５）を全面に付着し、フォト・
エツチング法により、ソース・ドレイン電極及びゲート
ハツト電極領域の８１０２をエツチングにより除去し、
フォト・レジストを残したまま、全面にソース・ドレイ
ン電極及びゲートパッド電極メタル（６）でめるＡｕ
Ｇｅ／Ａｕを蒸着し、リフト・オフ法により、その領域
のみ残し、熱処理し形成する。この結果、ゲート電極メ
タル上にゲートのパッド電極が設けられ、プローブ針に
よる接触抵抗は低減でき、完全なＦＩＳＴ特性が測定さ
れることができる。First, an F&O layer, which is the active layer of the FET, is selectively formed on a semi-insulating GaAs substrate (t1), and then a VC gate metal (3) is deposited on the entire surface and patterned by photo-etching. , and as a spacer film when forming source/drain electrodes and gate pad electrodes (6) -C8i0. (5) is applied to the entire surface, and the photo
By etching, the source/drain electrode and gate hat electrode regions 8102 are removed by etching,
Add source/drain electrodes and gate pad electrode metal (6) to the entire surface while leaving the photoresist.
Ge/Au is deposited and heat-treated by a lift-off method, leaving only that region. As a result, the gate pad electrode is provided on the gate electrode metal, the contact resistance caused by the probe needle can be reduced, and perfect FIST characteristics can be measured.
なお上記実施例に２いＣ１フォト・エツチング工程が従
来のものと比し１回分少なくなりＣいる。In the above embodiment, the number of C1 photo-etching steps is reduced by one compared to the conventional one.
このことは、ＦＥＴＩＪ性をその分だけ、速く測定でき
ることはもちろんである。Of course, this allows the FETIJ property to be measured faster.
以上詳細に説明したように、本発明に係わるモニターパ
ターンを用いることにより、完全なＦＩＴ特性がモニタ
ーすることができる。As described in detail above, by using the monitor pattern according to the present invention, complete FIT characteristics can be monitored.
第１図は本発明の一実施例を説明するための図。
第２図は従来のセルフ・アラインｆｉＦｇＴのモニター
パターンを示す図＜Ａである。
（１）二半絶縁性龜ム基板。
（２）：Ｆ＆盤半導体基体。
（３）：ゲート電極メタル。
（４）： ル盤半導体基体。
（５） ： ８ｉ０．膜。
１６）：：／−ス・ドレイン電極及びゲートパッド電極
メタル。
（カニゲート・パッド窓電極部。
代理人 弁理士 則 近 憲 佑
（ほか１名）
（ａ）
（ｂ）
（ａ）
（ｂ）FIG. 1 is a diagram for explaining one embodiment of the present invention. FIG. 2 is a diagram showing a monitor pattern of a conventional self-aligned fiFgT. (1) Bi-semi-insulating pin board. (2): F&B semiconductor substrate. (3): Gate electrode metal. (4): Luban semiconductor substrate. (5): 8i0. film. 16)::/-s drain electrode and gate pad electrode metal. (Crab gate pad window electrode part. Agent: Patent attorney Noriyuki Chika (and 1 other person) (a) (b) (a) (b)
Claims (1)
ゲートのパッド電極を構成し、該パット電極とソース・
ドレイン電極間の電気的特性を測定することを特徴とす
るＧａＡｓセルフアライン型ＦＥＴのモニターパターン
。Form a gate pad electrode with source/drain electrode metal on the gate electrode metal, and connect the pad electrode with the source/drain electrode metal.
A monitor pattern for a GaAs self-aligned FET characterized by measuring electrical characteristics between drain electrodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5818485A JPS61218173A (en) | 1985-03-25 | 1985-03-25 | Monitoring pattern of gaas self-aligning type fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5818485A JPS61218173A (en) | 1985-03-25 | 1985-03-25 | Monitoring pattern of gaas self-aligning type fet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61218173A true JPS61218173A (en) | 1986-09-27 |
Family
ID=13076927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5818485A Pending JPS61218173A (en) | 1985-03-25 | 1985-03-25 | Monitoring pattern of gaas self-aligning type fet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61218173A (en) |
-
1985
- 1985-03-25 JP JP5818485A patent/JPS61218173A/en active Pending
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