JPS61201974A

JPS61201974A - 電磁弁マニホ−ルド

Info

Publication number: JPS61201974A
Application number: JP4226785A
Authority: JP
Inventors: Shunichi Notoyama; 能登山　俊一; Keiichi Yajima; 矢島　敬一; Hajime Shimokawa; 下川　肇
Original assignee: Shoketsu Kinzoku Kogyo Co Ltd
Current assignee: SMC Corp
Priority date: 1985-03-04
Filing date: 1985-03-04
Publication date: 1986-09-06
Also published as: JPH0570991B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は複数個の電磁弁を連設する電磁弁マニホールド
に関し、一層詳細には直列データによって送信されてく
る電磁弁制御データを各電磁弁に対応させた並列データ
に変換するコントロールユニットを併設した電磁弁マニ
ホールドに関する。

流体制御系において多数の電磁弁を使用する場合、配管
作業の簡易化と取付スペースの狭小化を図るためにマニ
ホールドを構成してｌブロックに纏めることが通常行わ
れる。この場合、各電磁弁を構成するソレノイドコイル
への信号伝達配線は独立している。このように構成され
る結果、電磁弁制御のために各電磁弁当たり２乃至４本
の配線を、例えば、制御盤等からマニホールド位置まで
配設せねばならなかった。このため、信号伝達配線のた
めの空間、配線作業が電磁弁数の増加に比例して増大し
、配線コストも大きくなるほか、保守点検の負担も増大
する問題があった。また、マニホールドに連設される電
磁弁を増設する場合の作業も同様に信号伝達配線の配設
作業が大きな負担となる問題があった。

本発明は前記不都合を克服するためになされたもので、
信号線の配線数を１〜２本で済ませ且つ電磁弁の増設等
にも容易に対処出来る電磁弁マニホールドを提供するこ
とを目的とする。

前記の目的を達成するために、本発明はマニホールドに
複数個の電磁弁を連設した電磁弁マニホールドにおいて
、電磁弁マニホールドに併設され且つ直列に伝送されて
くる電磁弁制御信号を並列制御信号に変換し、前記並列
制御信号の対応ビットに応じて夫々の電磁弁ソレノイド
を駆動制御するマイクロコンピュータを備えたコントロ
ールユニットを有することを特徴とする。

すなわち、前記のような構成からすれば、電磁弁制御信
号は直列に伝送されてくるために、信号伝送路を構成す
る電線本数は電磁弁数に拘らず多くとも２本となり、電
磁弁数が増加した場合にも信号伝送線路を構成する電線
本数を増加させる必要はなくなる。さらに、信号伝送の
際の誤り発生の検出も行えるため電磁弁の誤操作をも防
止出来る効果が得られる。

次に、本発明に係る電磁弁マニホールドについて好適な
実施例を挙げ、添付の図面を参照しながら以下詳細に説
明する。

第１図は本発明の一実施例の構成を示すブロック図であ
る。本発明の一実施例においては非同期方式により電磁
弁制御データが伝送される場合を例示している。

そこで、参照符号１０は電磁弁制御データを送信する送
信機を示し、制御データのフォーマットの一例は第２図
に示すようであって、“１０”個の電磁弁がブロックを
形成している場合を例示している。１回の伝送信号群は
“４０”ビット、すなわち、１ブロツクを“４０”ビッ
トから構成し、“１″ブロツクは４フレームから構成し
てあり、“１”フレームは１０ビツトから構成しである
。第１〜第３フレームは制御データフレームであり、第
４フレームは水平パリティフレームである。スタートビ
ットは論理“Ｏ”、ストップビットは論理“１”、電磁
弁ソレノイドの制御ビットはソレノイド付勢の時、論理
“１”、ソレノイド非付勢の時、論理“０”、ソレノイ
ド“２０”の次のビットは空きビットであり、第１〜第
３フレームの最後のビットは奇数パリティからなる垂直
パリティビットである。なお、水平パリティも、例えば
、番数パリティである。

また、各ブロック間には１０ビット以上の論理１のヘッ
ディングビットが挿入しである。

送信機１０からはドライバを介して制御データが送給さ
れ、一方、適宜の手段により生成したソレノイド駆動電
圧２４Ｖとその基準電圧ＯＶを導線を介して送給する。

送信機１０から送出された制御データは通信インタフェ
ース回路１２を介してマイクロコンピュータ１４に供給
する。

マイクロコンピュータ１４は通信インタフェース回路１
２からの出力を受ける直列通信インタフェース回路１６
、ＣＰｔ１）８、プログラムを記憶しているＲＯＭ　２
０．　ＲＡＭ　２２、出力ポート２４を備えており、Ｃ
Ｐｏ　１８はＲＯＭ　２０に記憶しであるプログラムに
従って直列通信インタフェース回路１６を制御し、受信
した制御データは、一旦、ＲＡＭ　２２に記憶し、パリ
ティチェック等の処理を行い、並列制御データに変換の
うえ、出力ポート２４を介して出力ドライバ２６に供給
する。

出力ドライバ２６には電源線を介して伝送された電圧２
４Ｖが供給してあって、出力ポート２４から供給された
出力を増幅し、対応する電磁弁のソレノイド２８ａ、−
−−−−−−２８ｎに夫々各別に印加するよう構成して
おく。

また、出力ポート２４からエラー検出し、エラー検出の
旨を表示するための出力が出力ドライバ２６に供給され
、表示器３０によってエラー発生を表示するようにして
いる。

通信インタフェース回路１２、マイクロコンピュータ１
４および出力ドライバ２６は、第３図に示すようにコン
トロールユニット３２を構成し、電磁弁マニホールドに
併設しである。この場合、参照符号３４は電磁弁マニホ
ールドを示している。

なお、参照符号３６は圧縮空気供給用のエアヘッダを、
参照符号３８は信号伝送線および電源伝送線を示し、ま
た、参照符号４０はストソブバルブを示すものとする。

ここで、例えば、Ｒ３−４２２による平衡型デジタルイ
ンタフェース回路をドライバとして用いる時は、送信側
に９６３８　（フェアチャイルド社製）等を、通信イン
タフェースとして９６３７　Ａ（フェアチャイルド社製
）等を用いることが出来る。この場合には、制御データ
は２本の信号線により伝送され、さらに前記のようにソ
レノイド駆動用電力をも伝送するものとすれば、ソレノ
イド駆動用電圧２４Ｖと基準電位０■とを伝送する電源
線２本との計４本の電線を必要とするのみで済む。

また、直列通信インタフェース回路１６は、例えば、周
知のＵＡＲＴ、または、ＵＳＡＲＴ等を用いることが出
来る。

ところで、ＲＡＭ　２２には電磁弁ソレノイドへのデー
タ出力を記憶する出力データエリア、ｌブロック分の受
信データを記憶する受信データ一時記憶エリア、連続し
て生じたエラーの数をカウントするエラーカウントエリ
ア、現在受信している制御データがブロック内の第何番
フレームのデータであるかを計数する受信カウントエリ
ア、直列通信インタフェース回路１６がエラーを発見し
た時セットされるエラーフラグエリア、ヘッダ待ちフラ
グエリアが設けである。

以上のように構成された本発明の一実施例の作用をＲＯ
Ｍ２０に記憶させたプログラムに従い、第４図に基づい
て説明する。

電源電圧が印加されると出力ポート２４を構成するＤラ
ッチが総てクリアされ（ステップａ）、続いて初期設定
される（ステップｂ）。初期設定には出力データ記憶エ
リア、受信データ一時記憶エリア、エラーカウントエリ
アのクリアが含まれている０次いで、直列通信インタフ
ェース回路１６が動作を開始する（ステップｃ）ｅ直列
通信インタフェース回路１６の動作はＲＯＭ２０内のプ
ログラムとは直接関係がない。

ステップ、Ｃに続いてヘッダ待ちフラグをセットし、直
列通信インタフェース回路１６からの割り込みを許可す
る（ステップｄ）。ステップｄに続いて出力データ記憶
エリアの内容を出力ポート２４を介して出力ドライバ２
６に出力する（ステップｅ）。

先ず、直列通信インタフェース回路１６の動作を第４図
（その２）によって説明する。直列通信インタフェース
回路１６はＲＯＭ２０のプログラム内容と関係なく動作
する。従って、第４図（その２）に相当するソフトウェ
アはＲＯＭ２０上には存在していない。

直列通信インタフェース回路１６が動作すると、ヘッダ
待ちフラグの状態がチェックされる（ステップＺｌ）。

ヘッダ待ちフラグがセットされている時、ｌフレーム期
間以上に亘って１″が連続したか否か、すなわち、ヘッ
ダの受信を待つ（ステップＺｚ）。ヘッダが検出される
とヘッダ待ちフラグをリセットして受信動作に入り（ス
テップ２３）、１フレームのデータの受信が完了したか
否かがチェックされる（ステップＺ４）。ここで、１ス
トツプビツトを検出することによりなされることは公知
の通りである。

ステップＺ、において１フレームのデータを受信した時
は、通信インタフェース回路１２からの割り込みが許可
されているか否かがチェックされ（ステップＺ、）、許
可されている時は割り込み信号を出力しくステップＺ、
）、次いで、ステップｚＩから繰り返される。ステップ
Ｚｓにおいて、直列通信インタフェース回路１６からの
割り込みが許可されていない時は、ステップＺ、に続い
てステップＺ、が実行される。

ステップｚ４において１フレームのデータ受信中、オー
バーランエラーまたはフレーミングエラーの発生の有無
がチェックされ（ステップＺ、）、オーバーランエラー
またはフレーミングエラーが発生した時は、エラーフラ
グがセントされ（ステップＺ＊　）　、Ｖｔいてステッ
プＺ。

が実行される。また、ステップＺ、において、オーバー
ランエラーまたはフレーミングエラーの発生が検出され
なかった時は、続いてステップＺ１の実行がなされる。

ステップＺ、により割り込み信号が発生する時は、ステ
ップｄにおける通信インタフェース回路１２からの割り
込み許可の場合であり、第４図（その３）に示す割り込
みルーチンの実行がなされる。

割り込みルーチンに入ると、エラーフラグの状態がチェ
ックされる（ステップｇ）。ステップｇにおいてエラー
フラグが出されていない時は、受信カウントエリアの内
容を＋１しくステップｈ）、受信カウントエリアの内容
が“１”〜“３”または“４″であるかがチェックされ
る（ステップｉ）。本実施例の制御データは第１〜第３
フレームを形成しており、第４フレームは水平パリティ
ビットで構成されているため、ステップｈにおいては第
４フレームと第４フレーム以外とが区別されることにな
る。受信カウントエリアの内容が“１”〜“３”の時は
垂直パリティがチェックされ（ステップｊ）、誤りがな
いと判断された時は、ステップｊに続いて受信データが
受信データ一時記憶エリアに記憶され（ステップｋ）、
次いでステップＺｌヘリターンされる（ステップ１）。

前記と同様にして直列通信インタフェース回路１６が動
作して第１、第２、第３および第４フレームが受信され
、ステップｉにおいて受信カウントエリアの内容が“４
″の時は、ステップｉに続いて水平パリティのチェック
がなされ（ステップｍ）、水平パリティのチェックの結
果、誤りがないと判断された時は、受信記憶データエリ
アの記憶内容が出力データ記憶エリアに転送され、出力
ポート２４を介して出力ドライバ２６に供給される（ス
テップｎ）。ステップｎにおいては受信データ一時記憶
エリア内にはソレノイド２８ａ〜２８ｎの制御データを
記憶しており、ソレノイド２８ａ〜２８ｎは出力ドライ
バ２６を介してソレノイド制御データに対応して付勢、
減勢の状態に制御されることになる。

ステップｎに続いてエラーカウントエリアの内容がクリ
アされ（ステップＯ）、受信カウントエリアの内容がク
リアされ（ステップｐ）、次いでヘッダ待ちフラグがセ
ットされて（ステップｑ）、ステップｌが実行される。

この結果、直列通信インタフェース回路１６は次に伝送
されてくるヘッダ待ちの状態となる。

ステップｇにおいて、エラーフラグがセットされている
時、垂直パリティチェックの結果、または水平パリティ
チェックの結果、誤りありと判別された時（ステップｊ
、ｍ）にはカウントエリアの内容に“＋１”がなされ（
ステップｒ）、カウントエリアの内容が３未満か否かが
チェックされる（ステップＳ）。ステップＳにおいてエ
ラーカウントエリアの内容が“１”または“２”の時は
ステップＳに続いてステップｐが実行される。従って、
エラーがブロック内にあった時は、そのブロック全体の
データは無効とされ、次のヘッダ待ちの状態となる。ま
た、ステップＳにおいて、エラーカウントエリアの内容
が“３”の時は、出力ポート２４からの出力をソレノイ
ド２８ａ〜２８ｎが減勢状態になるように設定され（ス
テップｔ）、表示器３０を駆動する出力が出力ポート２
４から出力ドライバ２６に出力される（ステップＵ）。

この結果、エラーが３回続けて発生した時は、ソレノイ
ド２８？〜２８ｎは減勢状態にされると共に、表示器３
０が点灯駆動されてその旨が表示される。ステップＵが
実行された時は、続いてリセットされるのを待つ（ステ
ップＶ）。この結果、再開は外部からのリセット信号に
より行われることになる。

以上説明した本発明の一実施例においては、垂直、水平
パリティビットにより誤りチェックを行う場合を例示し
たがＣＲＣコードによってもよい。この場合はチェック
能力が向上することは勿論である。

以上説明したように本発明によれば、電磁弁マニホール
ドに並設してマイクロコンピュータを設け、マイクロコ
ンピュータにより直列データを並列データに変換するよ
うにしたため、マニホールドまでの制御データ信号伝送
線は２本で済み、従来の場合に比較して信号伝送線の配
線は□容易となり、且つ配線の保守管理も容易となる。

また、誤り検出機能を持たせることが出来るため、電磁
弁の誤動作も回避出来る利点がある。

さらにまた１、電磁弁数が増加しても信号伝送線数を増
加させる必要はなく、増設にも容易に対処出来る。

以上、本発明について好適な実施例を挙げて説明したが
、本発明はこの実施例に限定されるものではなく、本発
明の要旨を逸脱しない範囲において種々の改良並びに設
計の変更が可能なことは勿論である。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例に用いる伝送信号のフォーマッ
トの一例を示す図、第３図は本発明の一実施例の設置位
置を示す模式的斜視図、第４図は零発の一実施例の作用
説明に供するフローチャートである。１０・・送信機１２・・通（言インタフェース回路１４・・マイクロコンピュータ１６・・通信インタフェース回路１８・・ＣＰＵ　　　　　　　２０・・ＲＯＭ２２・・
ＲＡＭ　　　　　　　２４・・出力ポート２６・・出力
ドライバ２８ａ〜２８ｎ・・ソレノイド３０・・表示器３２・・コントロールユニット３４・・電磁弁マニホールド３６・・エアヘッダ　　　３８・・伝送線４０・・スト
ップバルブ

Claims

【特許請求の範囲】

（１）マニホールドに複数個の電磁弁を連設した電磁弁
マニホールドにおいて、電磁弁マニホールドに併設され
且つ直列に伝送されてくる電磁弁制御信号を並列制御信
号に変換し、前記並列制御信号の対応ビットに応じて夫
々の電磁弁ソレノイドを駆動制御するマイクロコンピュ
ータを備えたコントロールユニットを有することを特徴
とする電磁弁マニホールド。