JPS61195043A - 高速デジタル信号伝送路のインピ−ダンス整合方式 - Google Patents
高速デジタル信号伝送路のインピ−ダンス整合方式Info
- Publication number
- JPS61195043A JPS61195043A JP3583785A JP3583785A JPS61195043A JP S61195043 A JPS61195043 A JP S61195043A JP 3583785 A JP3583785 A JP 3583785A JP 3583785 A JP3583785 A JP 3583785A JP S61195043 A JPS61195043 A JP S61195043A
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- Japan
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- impedance
- transmission line
- signal transmission
- matching
- digital signal
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/1407—Artificial lines or their setting
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、エミッタ結合ロジック集積回路（以下、Ｅ
ＣＬ Ｉ Ｃと略記する）を用いた高速デジタル回路に
おける、高速デジタル信号伝送路のインピーダンス整合
方式に関するものである。
ＣＬ Ｉ Ｃと略記する）を用いた高速デジタル回路に
おける、高速デジタル信号伝送路のインピーダンス整合
方式に関するものである。
第２図は、従来の高速デジタル信号伝送路のインピーダ
ンス整合方式を示す接続図であり、（１）は送信用ＥＣ
ＬＩＣ，（２）は受信用ＥＣＬ［Ｃ１３）は送信用ＥＣ
ＬＩＣ（１）の出力に接続された高速デジタル信号伝送
路、（４）はこの伝送路（３）と受信用ＥＣＬＩＣ（２
）の入力とを接続する分岐伝送路、（５）は上記伝送路
（３）の終端と例えば−２ｖの電位ラインとの間に接続
された終端インピーダンス素子である。
ンス整合方式を示す接続図であり、（１）は送信用ＥＣ
ＬＩＣ，（２）は受信用ＥＣＬ［Ｃ１３）は送信用ＥＣ
ＬＩＣ（１）の出力に接続された高速デジタル信号伝送
路、（４）はこの伝送路（３）と受信用ＥＣＬＩＣ（２
）の入力とを接続する分岐伝送路、（５）は上記伝送路
（３）の終端と例えば−２ｖの電位ラインとの間に接続
された終端インピーダンス素子である。
この終端インピーダンス素子（５）のインピーダンスは
、上記伝送路（３）の特性インピーダンスｚ０に等しく
なるように設定されている。また、上記分岐伝送路（４
）は、可能な限り短くなるように形成されている。
、上記伝送路（３）の特性インピーダンスｚ０に等しく
なるように設定されている。また、上記分岐伝送路（４
）は、可能な限り短くなるように形成されている。
従来の高速デジタル信号伝送路のインピーダンス整合方
式は上記のような接続態様を採うており、ト記絆端イン
ピーダンス素♀（５）が伝送路［３１の特性インピーダ
ンスＺ０と等しいインピーダンスを有しているので、伝
送路（３）がほぼインピーダンス整合した状態となり、
信号反射によって生じる信号波形の歪みが抑えられるよ
うになっている。
式は上記のような接続態様を採うており、ト記絆端イン
ピーダンス素♀（５）が伝送路［３１の特性インピーダ
ンスＺ０と等しいインピーダンスを有しているので、伝
送路（３）がほぼインピーダンス整合した状態となり、
信号反射によって生じる信号波形の歪みが抑えられるよ
うになっている。
しかし、上記のような従来の高速デジタル信号伝送路の
インピーダンス整合方式では、信号伝送路の特性インピ
ーダンスをあらかじめ知ることが困難であり、終端イン
ピーダンス素子（５）だけでは厳密なインピーダンス整
合をとることができないという欠点があった。すなわち
、信号伝送路となる基板上のパターンや配線は、その長
さや幅（太さ）あるいは引き廻しがＥＣＬ Ｉ Ｃを用
いた高速デジタル回路によってまちまちであり、このた
め信号伝送路の特性インピーダンスＺ、を事前に決定す
ることが困難であつた。したがって、終端インピーダン
ス素子のみでは厳密なインピーダンス整合をとることが
できず、信号の反射波による波形歪みを生じやすいとい
う欠点があった。特に、クロック周波数が１００ＭＨｚ
を超えるような高速デジタル回路においては、上記波形
歪みにより回路の誤動作を招くという問題点があった。
インピーダンス整合方式では、信号伝送路の特性インピ
ーダンスをあらかじめ知ることが困難であり、終端イン
ピーダンス素子（５）だけでは厳密なインピーダンス整
合をとることができないという欠点があった。すなわち
、信号伝送路となる基板上のパターンや配線は、その長
さや幅（太さ）あるいは引き廻しがＥＣＬ Ｉ Ｃを用
いた高速デジタル回路によってまちまちであり、このた
め信号伝送路の特性インピーダンスＺ、を事前に決定す
ることが困難であつた。したがって、終端インピーダン
ス素子のみでは厳密なインピーダンス整合をとることが
できず、信号の反射波による波形歪みを生じやすいとい
う欠点があった。特に、クロック周波数が１００ＭＨｚ
を超えるような高速デジタル回路においては、上記波形
歪みにより回路の誤動作を招くという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、終端インピーダンス素子だけではインピーダンス
整合をとることが困難な高速デジタル信号伝送路におい
ても、波形歪みのない信号伝送を行えるようにしたイン
ピーダンス整合方式を提供することを目的とする。
ので、終端インピーダンス素子だけではインピーダンス
整合をとることが困難な高速デジタル信号伝送路におい
ても、波形歪みのない信号伝送を行えるようにしたイン
ピーダンス整合方式を提供することを目的とする。
この発明に係る高速デジタル信号伝送路のインピーダン
ス整合方式は、伝送路の終端に任意のインピーダンスを
有する終端インピーダンス素子を接続するともに、伝送
路の中間に上記終端インピーダンス素子を含む伝送路の
特性インピーダンスと整合するインピーダンスを有する
整合インピーダンス素子を接続するようにしたものであ
る。
ス整合方式は、伝送路の終端に任意のインピーダンスを
有する終端インピーダンス素子を接続するともに、伝送
路の中間に上記終端インピーダンス素子を含む伝送路の
特性インピーダンスと整合するインピーダンスを有する
整合インピーダンス素子を接続するようにしたものであ
る。
この発明においては、伝送路の終端のみならず中間にも
インピーダンス素子を接続するようにしたので、インピ
ーダンス不整合による信号の反射波を減少させ、リンギ
ングによる信号波形の歪みを抑えることができる。そし
て、これにより信号伝送に伴う高速デジタル回路の誤動
作を有効に防止することができる。
インピーダンス素子を接続するようにしたので、インピ
ーダンス不整合による信号の反射波を減少させ、リンギ
ングによる信号波形の歪みを抑えることができる。そし
て、これにより信号伝送に伴う高速デジタル回路の誤動
作を有効に防止することができる。
第１図は、この発明の一実施例を示す高速デジタル信号
伝送路のインピーダンス整合方式の接続図であり、（１
）ないしく４）は上記従来のインピーダンス整合方式の
場合と全く同一のものである。（６）は任意のインピー
ダンスＺ＋を有する終端インピーダンス素子（例えば、
５０Ω程度の抵抗値を有する抵抗素子） 、ｆ７１は伝
送路（３）の中間と一２ｖの電位ラインとの間に接続さ
れた整合インピーダンスＺ２を有する整合インピーダン
ス素子である。この整合インピーダンス素子（７）のイ
ンピーダンスＺ２は、終端インピーダンス素子（６）を
含む伝送路（３）の特性インピーダンスと整合するよう
な値に選ばれている。
伝送路のインピーダンス整合方式の接続図であり、（１
）ないしく４）は上記従来のインピーダンス整合方式の
場合と全く同一のものである。（６）は任意のインピー
ダンスＺ＋を有する終端インピーダンス素子（例えば、
５０Ω程度の抵抗値を有する抵抗素子） 、ｆ７１は伝
送路（３）の中間と一２ｖの電位ラインとの間に接続さ
れた整合インピーダンスＺ２を有する整合インピーダン
ス素子である。この整合インピーダンス素子（７）のイ
ンピーダンスＺ２は、終端インピーダンス素子（６）を
含む伝送路（３）の特性インピーダンスと整合するよう
な値に選ばれている。
上記整合インピーダンス素子（７）は、インピーダ子（
６）を含む伝送路（３）に対して、いわゆるスタブとよ
ばれる並列側路の役目をし、インピーダンス不整合に起
因する信号の反射波を減少させ、リンギングによる信号
波形の歪みを抑える。よって、信号伝送に伴う高速デジ
タル回路の誤動作が有効に防止される。
６）を含む伝送路（３）に対して、いわゆるスタブとよ
ばれる並列側路の役目をし、インピーダンス不整合に起
因する信号の反射波を減少させ、リンギングによる信号
波形の歪みを抑える。よって、信号伝送に伴う高速デジ
タル回路の誤動作が有効に防止される。
ところで上記実施例では、伝送路と一２ｖの電位ライン
との間に整合インピーダンス素子を挿入した場合につい
て説明したが、伝送路とＥＣＬ ＩＣに使用される一５
ｖの電源ラインやグラウンドとの間に整合インピーダン
ス素子を挿入してもよいことはいうまでもない。
との間に整合インピーダンス素子を挿入した場合につい
て説明したが、伝送路とＥＣＬ ＩＣに使用される一５
ｖの電源ラインやグラウンドとの間に整合インピーダン
ス素子を挿入してもよいことはいうまでもない。
以上説明したとおり、この発明によれば、信号伝送路の
終端に終端インピーダンス素子を接続したばかりでなく
中間にも整合インピーダンス素子を接続するようにした
ので、さまざまな特性インピーダンスを有する信号伝送
路を含む、ＥＣＬ ＩＣを用いた高速デジタル回路にお
いて、きわめて耐波の発生を有効に抑制することができ
、信号伝送に伴う回路の誤動作を未然に防止することが
できる。
終端に終端インピーダンス素子を接続したばかりでなく
中間にも整合インピーダンス素子を接続するようにした
ので、さまざまな特性インピーダンスを有する信号伝送
路を含む、ＥＣＬ ＩＣを用いた高速デジタル回路にお
いて、きわめて耐波の発生を有効に抑制することができ
、信号伝送に伴う回路の誤動作を未然に防止することが
できる。
第１図はこの発明の一実施例を示す接続図、第２図は従
来の高速デジタル信号伝送路のインピーダンス整合方式
の一例を示す接続図である。 図において、（１）は送信用ＥＣＬＩＧ、（２１は受信
用ＥＣＬＩＣ，＋３１は伝送路、（４）は分岐伝送路、
（５）および（６）は終端インピーダンス素子、（７）
は整合インピーダンス素子である。 なお、各図中同一符号は同一または相当部分を示す。
来の高速デジタル信号伝送路のインピーダンス整合方式
の一例を示す接続図である。 図において、（１）は送信用ＥＣＬＩＧ、（２１は受信
用ＥＣＬＩＣ，＋３１は伝送路、（４）は分岐伝送路、
（５）および（６）は終端インピーダンス素子、（７）
は整合インピーダンス素子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 送信用のエミッタ結合ロジック集積回路から受信用のエ
ミッタ結合ロジック集積回路へ高速でデジタル信号を伝
送する高速デジタル信号伝送路のインピーダンス整合方
式において、信号伝送路の終端に任意のインピーダンス
を有するインピーダンス素子を接続するとともに、上記
信号伝送路の中間に上記終端インピーダンス素子を含む
信号伝送路の特性インピーダンスと整合するインピーダ
ンスを有する整合インピーダンス素子を接続するように
したことを特徴とする高速デジタル信号伝送路のインピ
ーダンス整合方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3583785A JPS61195043A (ja) | 1985-02-25 | 1985-02-25 | 高速デジタル信号伝送路のインピ−ダンス整合方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3583785A JPS61195043A (ja) | 1985-02-25 | 1985-02-25 | 高速デジタル信号伝送路のインピ−ダンス整合方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61195043A true JPS61195043A (ja) | 1986-08-29 |
Family
ID=12453086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3583785A Pending JPS61195043A (ja) | 1985-02-25 | 1985-02-25 | 高速デジタル信号伝送路のインピ−ダンス整合方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61195043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0853270A1 (en) * | 1995-09-27 | 1998-07-15 | Hitachi, Ltd. | Input/output device for connection and disconnection of active lines |
| US9029244B2 (en) | 2005-01-19 | 2015-05-12 | Samsung Electronics Co., Ltd. | Apparatus including 4-way valve for fabricating semiconductor device, method of controlling valve, and method of fabricating semiconductor device using the apparatus |
-
1985
- 1985-02-25 JP JP3583785A patent/JPS61195043A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0853270A1 (en) * | 1995-09-27 | 1998-07-15 | Hitachi, Ltd. | Input/output device for connection and disconnection of active lines |
| EP0853270A4 (en) * | 1995-09-27 | 2001-10-31 | Hitachi Ltd | INPUT / OUTPUT DEVICE FOR CONNECTING AND SWITCHING OFF ACTIVE LINES |
| US9029244B2 (en) | 2005-01-19 | 2015-05-12 | Samsung Electronics Co., Ltd. | Apparatus including 4-way valve for fabricating semiconductor device, method of controlling valve, and method of fabricating semiconductor device using the apparatus |
| US9406502B2 (en) | 2005-01-19 | 2016-08-02 | Samsung Electronics Co., Ltd. | Apparatus including 4-way valve for fabricating semiconductor device, method of controlling valve, and method of fabricating semiconductor device using the apparatus |
| US9702041B2 (en) | 2005-01-19 | 2017-07-11 | Samsung Electronics Co., Ltd. | Apparatus including 4-way valve for fabricating semiconductor device, method of controlling valve, and method of fabricating semiconductor device using the apparatus |
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