JPS61189648A - 半導体装置の製造装置 - Google Patents
半導体装置の製造装置Info
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- JPS61189648A JPS61189648A JP3091485A JP3091485A JPS61189648A JP S61189648 A JPS61189648 A JP S61189648A JP 3091485 A JP3091485 A JP 3091485A JP 3091485 A JP3091485 A JP 3091485A JP S61189648 A JPS61189648 A JP S61189648A
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- Japan
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- reaction chamber
- film
- wafer
- sin film
- chamber
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置における保護膜や層間絶縁膜を形
成する半導体装置の製造装置に関し、特にプラズマｃｖ
ｎ法（以下Ｐ−ＣＶＤ法と称す）によって基材表面に薄
膜を形成する装置に関するものである。
成する半導体装置の製造装置に関し、特にプラズマｃｖ
ｎ法（以下Ｐ−ＣＶＤ法と称す）によって基材表面に薄
膜を形成する装置に関するものである。
従来の技術
近年、Ｐ−ＣＶＤ法で形成するプラズマ窒化シリコン膜
（以下Ｐ −Ｓ：ＬＮ膜と称す）やプラズマ酸化シリコ
ン膜（以下ｐ −５ｉｎ２膜と称す）は、半導体装置の
表面保護膜や二層配線構造を有する半導体装置の層間絶
縁膜に利用されている。
（以下Ｐ −Ｓ：ＬＮ膜と称す）やプラズマ酸化シリコ
ン膜（以下ｐ −５ｉｎ２膜と称す）は、半導体装置の
表面保護膜や二層配線構造を有する半導体装置の層間絶
縁膜に利用されている。
以下、図面を参照しながら、上述した従来の半導体装置
の製造装置の一例について説明する０第２図は、従来の
半導体装置の製造装置の構造を示すものである０第２図
において、２０は反応室、２１は反応ガスの供給口、２
２は排気口、２３は上部電極、２８は高周波電源、２４
は均熱性を向上させるためにグラフアイ）ｆ材質とする
サセプター、２５はサセプター２４全加熱するためのヒ
ーター、２６は真空予備室、２７はシリコンウェハ（以
下Ｓｉウェノ・と称す）である。Ｓｉウェハ２６は真空
予備室２５より移載されてサセプター２４上に設置きれ
る０反応ガスとして、モノシラン（Ｓｉｎ４） とア
ンモニア（Ｎ）１．）との混合ガスを供給口２つより供
給し、上部電極２３に高周波電力を印加することにより
プラズマを発生させ、Ｓ１ウエハ２６上にＰ−８ｉＮ膜
を堆積させる。
の製造装置の一例について説明する０第２図は、従来の
半導体装置の製造装置の構造を示すものである０第２図
において、２０は反応室、２１は反応ガスの供給口、２
２は排気口、２３は上部電極、２８は高周波電源、２４
は均熱性を向上させるためにグラフアイ）ｆ材質とする
サセプター、２５はサセプター２４全加熱するためのヒ
ーター、２６は真空予備室、２７はシリコンウェハ（以
下Ｓｉウェノ・と称す）である。Ｓｉウェハ２６は真空
予備室２５より移載されてサセプター２４上に設置きれ
る０反応ガスとして、モノシラン（Ｓｉｎ４） とア
ンモニア（Ｎ）１．）との混合ガスを供給口２つより供
給し、上部電極２３に高周波電力を印加することにより
プラズマを発生させ、Ｓ１ウエハ２６上にＰ−８ｉＮ膜
を堆積させる。
上記した従来の製造装置においては、ｐ−ｃｖＤ膜を形
成する工程において反応室２０内の構成部品の表面にＰ
−ＣＶＤ膜の形成に伴ってｐ−ｃＶＤ膜と同質もしくは
異質の物質が堆積し、フレーク（堆積物がはぐ離し、飛
散した微粒子）の原因となる。従って、それを除去する
ために、ＣＦ４゜０２Ｆ６． Ｃ，ＦＢ等々のガスと０
２ガスの混合ガスに高周波電力を印加しプラズマを発生
させ、反応室内をクリーニングしている。
成する工程において反応室２０内の構成部品の表面にＰ
−ＣＶＤ膜の形成に伴ってｐ−ｃＶＤ膜と同質もしくは
異質の物質が堆積し、フレーク（堆積物がはぐ離し、飛
散した微粒子）の原因となる。従って、それを除去する
ために、ＣＦ４゜０２Ｆ６． Ｃ，ＦＢ等々のガスと０
２ガスの混合ガスに高周波電力を印加しプラズマを発生
させ、反応室内をクリーニングしている。
発明が解決しようとする問題点
しかしながら、上記従来の装置は下記の問題点を有して
いる。すなわち、均熱性全向上きせるためにグラファイ
トを材質とするサセプターを備える装置においては、グ
ラファイト粒子間の結合剤に当るピッチがクリーニング
により消滅するため、グラファイト粒子が離脱し、Ｐ−
ＣＶＤ膜形成後その表面に付着する。Ｐ−ＣＶＤ膜に付
着したグラファイト粒子は次に述べる工程を経てピンホ
ールの発生を招く。
いる。すなわち、均熱性全向上きせるためにグラファイ
トを材質とするサセプターを備える装置においては、グ
ラファイト粒子間の結合剤に当るピッチがクリーニング
により消滅するため、グラファイト粒子が離脱し、Ｐ−
ＣＶＤ膜形成後その表面に付着する。Ｐ−ＣＶＤ膜に付
着したグラファイト粒子は次に述べる工程を経てピンホ
ールの発生を招く。
第３図は半導体製造工程の断面図である。第３図（ａ）
ｉｊＰ−ＣＶ Ｄ膜３４上にグラ７フイト粒子３７が付
着しているところを示す。グラファイト粒子３７の径は
２０〜５０μｍ程度のものが最も多四第３図（ｂ）はＰ
−ＳｉＮ膜３膜上４上ジスト３５を塗布した図である
。グラフアイ）９子３７のため、レジスト３６はＰ −
ＳｉＮ膜３膜上４上面に塗布できていない。第３図（Ｃ
）は、バターニングのためにマスク３８を介してレジス
ト３５を露光している状態を示す図であるが、グラファ
イト粒子３７の影の部分は露光しない。第３図（ｄ）は
レジスト３５の現像工程ケ終えた図であるが、グラファ
イト粒子３７があったために所望のパターンが得られて
いない。
ｉｊＰ−ＣＶ Ｄ膜３４上にグラ７フイト粒子３７が付
着しているところを示す。グラファイト粒子３７の径は
２０〜５０μｍ程度のものが最も多四第３図（ｂ）はＰ
−ＳｉＮ膜３膜上４上ジスト３５を塗布した図である
。グラフアイ）９子３７のため、レジスト３６はＰ −
ＳｉＮ膜３膜上４上面に塗布できていない。第３図（Ｃ
）は、バターニングのためにマスク３８を介してレジス
ト３５を露光している状態を示す図であるが、グラファ
イト粒子３７の影の部分は露光しない。第３図（ｄ）は
レジスト３５の現像工程ケ終えた図であるが、グラファ
イト粒子３７があったために所望のパターンが得られて
いない。
本発明は上記欠点に鑑み、グラファイト粒子を除去する
ことによりレジストが全面に均一に塗布できるようにな
り、またグラファイト粒子が落としていた影もなぐなシ
所望のパターンを得ること全可能とする半導体装置の製
造装置を提供するものである。
ことによりレジストが全面に均一に塗布できるようにな
り、またグラファイト粒子が落としていた影もなぐなシ
所望のパターンを得ること全可能とする半導体装置の製
造装置を提供するものである。
Ｐ−ＣＶＤ膜全膜種堆積るための第１反応室の他に、プ
ラズマＣＶＤ膜表面上に付着したカーボンを主成分とす
る微粒子ヲ０２ プラズマで除去するための第２反応
室を設は念ものである。
ラズマＣＶＤ膜表面上に付着したカーボンを主成分とす
る微粒子ヲ０２ プラズマで除去するための第２反応
室を設は念ものである。
作用
この技術的手段による作用は、次のようになる。
すなわち、第１反応室でＳ１ウエハ上にｐ−ｃｖＤ膜金
成長ζせた後に、第２反応室でＰ−Ｃ’／Ｄ膜表面に付
着した微小粒子全０２プラズマでクリーニングすること
により、レジストがｐ−ｃＶＤ膜表面全面に塗布できる
ようになり、′１′ｆ？：、付着した微小粒子が落とし
てい友影もなくなり、所望のパターンを形成できるよう
になる。
成長ζせた後に、第２反応室でＰ−Ｃ’／Ｄ膜表面に付
着した微小粒子全０２プラズマでクリーニングすること
により、レジストがｐ−ｃＶＤ膜表面全面に塗布できる
ようになり、′１′ｆ？：、付着した微小粒子が落とし
てい友影もなくなり、所望のパターンを形成できるよう
になる。
実施例
第１図は本発明の一実施例における半導体装置の製造装
置の断面図である。
置の断面図である。
図において１は第１反応室、２は第２反応室、３は両者
の間にありゲート１３で支切られている真空予備室で、
両反応室へのＳｉウェハの送入及び取り出しに用いる。
の間にありゲート１３で支切られている真空予備室で、
両反応室へのＳｉウェハの送入及び取り出しに用いる。
４は熱の均一性を向上させるためにグラフアイ）を材質
とするサセプター、５はサセプター４全加熱するための
ヒーター、６はアルミニウム合金を材質とするサセプタ
ー、７はサセプター６加熱用ヒーター、８及び９は高周
波電力を印加するための電極、１２は高周波電源、１０
（ｒｉｓｉウェハの各反応室への出し入ｉ″Ｌに用いる
移送部、１１はＳｉ−ウェノ・である。
とするサセプター、５はサセプター４全加熱するための
ヒーター、６はアルミニウム合金を材質とするサセプタ
ー、７はサセプター６加熱用ヒーター、８及び９は高周
波電力を印加するための電極、１２は高周波電源、１０
（ｒｉｓｉウェハの各反応室への出し入ｉ″Ｌに用いる
移送部、１１はＳｉ−ウェノ・である。
以上のように構成された半導体装置の製造装置について
その動作を説明する。
その動作を説明する。
Ｓ１ウエハ１１を真空予備室３に転送した後、真空予備
室３内を第１反応室１と同程度の真空に引き、両者間の
ゲート１３を開きＳｉウエノ・１１をサセプター４上に
載置する。ここでＳｉＨ４とＮＨ３の混合ガスに高周波
電力を印加してＳｉウェハ１１上にＰ −ＳｉＮ膜を堆
積てせる。
室３内を第１反応室１と同程度の真空に引き、両者間の
ゲート１３を開きＳｉウエノ・１１をサセプター４上に
載置する。ここでＳｉＨ４とＮＨ３の混合ガスに高周波
電力を印加してＳｉウェハ１１上にＰ −ＳｉＮ膜を堆
積てせる。
この時、Ｓ１ウエハ１１上と同様に第１反応室１内にも
Ｐ −ＳｉＮ膜が堆積する。そのため、２５枚のＳ１ウ
エハを処理する毎にＯＦ４ と０２の混合ガスに高周波
電力を印加して反応室内の堆積物を除去する。その際、
サセプター４のグラファイト粒子を結合ζせているピッ
チも除去され、グラファイト粒子が飛散する。このグラ
ファイト粒子が反応室内に残留しガスの排気、給気の際
にＰ −８ｉＮ膜を堆積させたＳｉウェハに付着する。
Ｐ −ＳｉＮ膜が堆積する。そのため、２５枚のＳ１ウ
エハを処理する毎にＯＦ４ と０２の混合ガスに高周波
電力を印加して反応室内の堆積物を除去する。その際、
サセプター４のグラファイト粒子を結合ζせているピッ
チも除去され、グラファイト粒子が飛散する。このグラ
ファイト粒子が反応室内に残留しガスの排気、給気の際
にＰ −８ｉＮ膜を堆積させたＳｉウェハに付着する。
Ｐ −ＳｉＮ膜を堆積させたＳｉウェハは、次に真空予
備室３を通過して移送され、第２反応室２内のサセプタ
ー６上に載置される。ここで０２とＣＦ４の混合ガスに
高周波電力を印加し、Ｐ−８ｉＮ膜上に付着したグラフ
ァイト粒子全完全に除去する〇以下Ｓｉウェハ１１は真
空予備室３全通って取り出し用ウェハカセントに収納さ
れる。
備室３を通過して移送され、第２反応室２内のサセプタ
ー６上に載置される。ここで０２とＣＦ４の混合ガスに
高周波電力を印加し、Ｐ−８ｉＮ膜上に付着したグラフ
ァイト粒子全完全に除去する〇以下Ｓｉウェハ１１は真
空予備室３全通って取り出し用ウェハカセントに収納さ
れる。
以上のように本実施例によれば、Ｐ−８ｉＮ膜を堆積は
せるための第１反応室１の他に真空予備室３に隣接して
０２プラズマ全発生させる第２反応室２を設けることに
より、Ｐ −ＳｉＮ膜の表面に付着したグラファイト粒
子を除去することができる。
せるための第１反応室１の他に真空予備室３に隣接して
０２プラズマ全発生させる第２反応室２を設けることに
より、Ｐ −ＳｉＮ膜の表面に付着したグラファイト粒
子を除去することができる。
なお、本実施例では、第２反応室２内のサセプター６の
材質をアルミニウム合金としたが、０２プラズマにより
損傷を受けない材質であればよい。
材質をアルミニウム合金としたが、０２プラズマにより
損傷を受けない材質であればよい。
発明の効果
以上のように本発明は、Ｐ−ＣＶＤ膜を堆積させるため
の第１反応室の他に真空予備室に隣接して０２プラズマ
を発生させる第２反応室を設けることにより、ｐ−ｃｖ
ｎ膜表面に付着した微小粒子を除去でき、Ｐ−ＣＶＤ膜
表面全面にもれなくレジストを塗布できるようになり、
所望のバターニングを実現できるものである。
の第１反応室の他に真空予備室に隣接して０２プラズマ
を発生させる第２反応室を設けることにより、ｐ−ｃｖ
ｎ膜表面に付着した微小粒子を除去でき、Ｐ−ＣＶＤ膜
表面全面にもれなくレジストを塗布できるようになり、
所望のバターニングを実現できるものである。
第１図は本発明の一実施例における半導体装置の製造装
置の断面図、第２図は従来の製造装置の断面（２）、第
３図（ａ）〜Ｉｄ）は従来の製造装置による各製造工程
を示す断面図である。 １・・・・・・第１反応室、２・・・・・・第２反応室
、３・・・・・・真空予備室、４・・・・・・グラファ
イトを材質とするサセプター、６・・・・・・アルミニ
ウム合金を材質とするサセプター、１ｏ・・・・・・移
送部、１３・・・・・・ゲート。 ／−一一第１反瓦・里 ？−−−第２及尻・工 ３８−−−マス７ ６、補正の内容 手続補正書 昭和６ｏ年 ９月ｚＯ日 昭和６０年特許願第 ３０９１４号 ２発明の名称 半導体装置の製造裏１ ３補正をする者 事１′１との関係 特 許 出 願
人任 所 大阪府門真市大字門真１００６番地名
称 （５８２）松下電器産業株式会社代表者 山
下 俊 彦 ４代理人 〒５７１ 住 所 大阪府門真市太字門真１００６番地松下電器
産業株式会社内 ５補正の対象 を「Ｓｉウェハ２７」に補正します。 （２）同第３ページ第１０行目のｒ Ｃ２ＦＡ ＊ Ｃ
３Ｆ８等々のガス」を「ＳＦ６． ＩＦ３等々のガス」
に補正します。 （３）同第７ページ第１１行目〜第１２行目の「ここで
０２ とＯＦ４の混合ガスに高周波電力を印加し」を
「ここで、電極９に高周波電力を印加し、０２ のガス
プラズマを第２反応室２に発生させることによって」に
補正します。
置の断面図、第２図は従来の製造装置の断面（２）、第
３図（ａ）〜Ｉｄ）は従来の製造装置による各製造工程
を示す断面図である。 １・・・・・・第１反応室、２・・・・・・第２反応室
、３・・・・・・真空予備室、４・・・・・・グラファ
イトを材質とするサセプター、６・・・・・・アルミニ
ウム合金を材質とするサセプター、１ｏ・・・・・・移
送部、１３・・・・・・ゲート。 ／−一一第１反瓦・里 ？−−−第２及尻・工 ３８−−−マス７ ６、補正の内容 手続補正書 昭和６ｏ年 ９月ｚＯ日 昭和６０年特許願第 ３０９１４号 ２発明の名称 半導体装置の製造裏１ ３補正をする者 事１′１との関係 特 許 出 願
人任 所 大阪府門真市大字門真１００６番地名
称 （５８２）松下電器産業株式会社代表者 山
下 俊 彦 ４代理人 〒５７１ 住 所 大阪府門真市太字門真１００６番地松下電器
産業株式会社内 ５補正の対象 を「Ｓｉウェハ２７」に補正します。 （２）同第３ページ第１０行目のｒ Ｃ２ＦＡ ＊ Ｃ
３Ｆ８等々のガス」を「ＳＦ６． ＩＦ３等々のガス」
に補正します。 （３）同第７ページ第１１行目〜第１２行目の「ここで
０２ とＯＦ４の混合ガスに高周波電力を印加し」を
「ここで、電極９に高周波電力を印加し、０２ のガス
プラズマを第２反応室２に発生させることによって」に
補正します。
Claims (1)
- グラファイトを材質とする部品を少なくとも１つその
内部に備え、基材にプラズマＣＶＤ膜を堆積する第１反
応室と、プラズマＣＶＤ膜表面に付着したカーボンを主
成分とする付着物を酸素プラズマによって除去する第２
反応室と、前記第１反応室及び第２反応室と気密に接合
し、かつゲートバルブを有し、前記基材が前記第１反応
室から前記第２反応室に移動可能な空間を持った真空予
備室と、前記基材を移動するための移動装置とからなる
半導体装置の製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091485A JPS61189648A (ja) | 1985-02-19 | 1985-02-19 | 半導体装置の製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091485A JPS61189648A (ja) | 1985-02-19 | 1985-02-19 | 半導体装置の製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61189648A true JPS61189648A (ja) | 1986-08-23 |
Family
ID=12316964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3091485A Pending JPS61189648A (ja) | 1985-02-19 | 1985-02-19 | 半導体装置の製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61189648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399524A (ja) * | 1986-10-16 | 1988-04-30 | Matsushita Electric Ind Co Ltd | 結晶成長装置 |
| US5288329A (en) * | 1989-11-24 | 1994-02-22 | Nihon Shinku Gijutsu Kabushiki Kaisha | Chemical vapor deposition apparatus of in-line type |
-
1985
- 1985-02-19 JP JP3091485A patent/JPS61189648A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399524A (ja) * | 1986-10-16 | 1988-04-30 | Matsushita Electric Ind Co Ltd | 結晶成長装置 |
| US5288329A (en) * | 1989-11-24 | 1994-02-22 | Nihon Shinku Gijutsu Kabushiki Kaisha | Chemical vapor deposition apparatus of in-line type |
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