JPS61187022A - 電源瞬断検知装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、単数または複数のＣＰＵを有する制御装置
、特にコンピュータ等の出力装置を制御する制御装置に
おいて、電源瞬断時にリセットパルスを発生する装置に
関するものである。

〔従来の技術〕

従来、コンピュータの出力装置、例えばレーザビームプ
リンタにおいては、ホストコンピュータと交互にデータ
通信を行うことにより、プリンタ内部の状態をホストコ
ンピュータに通知したり、ホストコンピュータからプリ
ント指令を受けて画像形成を実行している。このような
装置においては、電源瞬断が発生した場合、特にプリン
タ内のＣＰＵ駆動電源がＣＰＵがリセットされない程度
に低下後、直ちに回復するような時間の瞬断が発生した
場合、プリンタのＣＰＵが暴走もしくはＲＡＭの情報の
一定が改変された状態で動作を継続する状態に陥る。

第８図は電源瞬断とＣＰＵの動作状態を示す図であり、
（ａ）は外部ＡＣ入力（例えば５０Ｈ２）を示し、（ｂ
）はＣＰＵ駆動駆動型Ｃ電圧し、（Ｃ）はＣＰＵの動作
状態を示している。

この図から分かるように、外部ＡＣ入力（＆）の瞬断に
よりＣＰＵ駆動駆動型Ｃ電圧）の低下が開始された時点
以後は外部ＡＣ入力（ａ）が回復した後であっても、Ｃ
ＰＵの状態（Ｃ）は未知状態になってしまう。これを避
けるため、従来のプリンタ装置においては、プリンタＣ
ＰＵが常時プログラムルーチンの１周毎にパルスを発生
させ、このパルスが絶えたことを持ってプリンタＣＰＵ
にリセットをかける等の暴走検知手段が用いられている
。

〔発明が解決しようとする問題点〕

ところが、このような従来の暴走検知では、プリンタＣ
ＰＵの暴走を検知した時点で、プリンタＣＰＵのＲＡＭ
　（ワークメモリとなる）に保持されている情報が一定
改変された状態で動作し続ける場合には、プリンタＣＰ
Ｕの暴走を検知できない等の問題があった。

この発明は上記の問題点を解消するためになされたもの
で、電源瞬断を正確に検知できる電源瞬断検知装置を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る電源瞬断検知装置は、交流電源を所定交
流電圧に変換するトランスと、このトランスから得られ
る交流電圧を整流する整流回路と、この整流回路の放電
時定数を制御する放電時間制御回路と、この放電時間制
御回路から得られる電圧を所定電圧と比較し、所要のパ
ルス信号を出力する電圧比較回路と、この電圧比較回路
から出力されるパルス信号を一定パルス幅に整形するパ
ルス幅整形回路とを設けたものである。

〔作用〕

この発明においては、電源トランスで所要の交流電圧に
調整した外部ＡＣ入力を整流回路が脈流に変換し、放電
時間制御回路が変換された脈流の放電時定数を制御し、
瞬断時間に応じた電圧信号を電圧比較器に供給する。電
圧比較器は、あらかじめ設定される電位と放電時間制御
回路の出力を比較し、瞬断発生時に所要のパルス信号を
パルス幅整形回路に出力する。このパルス信号のパルス
幅を全てのＣＰＵをリセットするに足り得るパルス幅に
パルス幅整形回路が調整する。

〔実施例〕

第１図はこの発明の一実施例を示す電源瞬断検知装置の
構成ブロック図であり、１は外部ＡＣ電源（商用電源）
、２はスイッチングレギュレータで、ＣＰＵ３．４を駆
動するための直流電圧を得る。５は電源瞬断検知装置で
、トランス６、整流回路７．瞬断回路駆動用のＤＣ電源
回路８．放電時間制御回路９．電圧比較回路１０．パル
ス幅整形回路１１．瞬断りセットパルス出力回路１２か
ら構成され、トランス６は外部ＡＣ電源１の電圧をステ
ップダウンさせる。整流回路７はトランス６のＡＣ出力
を整流する。ＤＣ電源回路８は、整流回路７の直流電圧
を安定化して、電圧比較回路１０　’＋パルス幅整形回
路１１．瞬断りセットパルス出力回路１２に直流電源を
供給する。放電時間制御回路９は整流回路７から出力さ
れた整流電圧を平滑するとともに、電源瞬断時の放電時
定数を一定に保つための放電時間制御回路として機能し
、電圧比較回路１ｏに対し、瞬断時間に応じて低下する
電圧信号を供給する。電圧比較回路１０は、放電時間制
御回路９からの電圧信号を受け、一定リファレンス値と
比較し、その結果に応じて出力パルスを発生する。パル
ス幅整形回路１］は、電圧比較回路１０から出力される
出力パルス信号を受け、この出力パルス信号のパルス幅
が一定パルス幅以上となった場合のみ、選択的にＣＰＵ
３，４をリセットするに足りるパルス幅となるようにパ
ルス幅を調整する。瞬断りセットパルス出力回路１２は
、パルス幅整形回路１１のパルス信号、すなわち、瞬断
検知パルスを遅延回路１３に送出するとともに、ホスト
コンピュータ１４に対し、瞬断検知信号（Ｃ）（後述す
る）として送出する。遅延回路１３は、瞬断りセットパ
ルス出力回路１２から出力されたパルス信号を一定時間
遅延させた後、ＣＰＵ３．４にＣＰＵリセット信号（ｄ
）（後述する）として送出する。なお、ホストコンピュ
ータ１４とＣＰＵ３，４は、図示しないインターフェー
スを介して連絡されており、ＣＰＵ３．４にはワークエ
リアとしてのランダムアクセスメモリ（ＲＡＭ）が内蔵
されている。

第２図は第１図に示したブロック図の動作を説明するた
めの波形および動作状態図である。この図において、（
ａ）は瞬断発生時の外部入力波形を示し、（ｂ）はＣＰ
Ｕ駆動駆動型Ｃ電圧波形し、（Ｃ）は電源瞬断検知回路
５からホストコンピュータ１４および遅延回路１３に入
力される瞬断検知信号波形を示し、（ｄ）はこの瞬断検
知信号波形（Ｃ）を一定時間Ｔｄだけ遅延させたこの発
明のリセットパルス信号となるＣＰＵリセット信号波形
を示し、（ｅ）はホストコンピュータ１４の制御動作状
態を示し、（ｆ）は各ＣＰＵ３．４の状態を示している
。なお、ＤＣ電源回路８の出力電圧は、少なくとも瞬断
検知信号波形（Ｃ）の立下りまでは正常に動作するよう
に設計されている。また、波形（ａ）〜（ｄ）はそれぞ
れ信号も表す。

次に動作について説明する。

第２図に示されるように、外部ＡＣｔ源１の外部入力信
号（ａ）に瞬断が発生すると、微小時間経過後、電圧比
較回路１０が放電時間制御回路９からの入力の電位が基
準電位を低下したことを検知し、所定パルス信号をパル
ス幅整形回路１１に送出する。パルス幅整形回路１１が
このパルス信号のパルス幅をＣＰＵ３，４をリセットす
るに足りるパルス幅となるように整形し、次段の瞬断り
セットパルス出力回路１２を介して瞬断検知信号（Ｃ）
をホストコンピュータ１４および遅延回路１３に送出す
る。この瞬断検知信号（ｃ）を受けたホストコンピュー
タ１４は、瞬断検知信号（Ｃ）の立上りから遅延時間Ｔ
ｄ経過の間、すなわち、瞬断検知信号（Ｃ）の立上りか
ら遅延時間Ｔｄを経過するまでの間に、各ＣＰＵ３．４
からのデータの吸収または退避（データフォロを実行す
る動作）を完了させる（第２図に示すホストコンピュー
タ動作状態（ｅ））。しかる後、遅延回路１３よりＣＰ
Ｕ３．４に対してＣＰＵリセット信号を送出する。これ
を受けてＣＰＵ３．４はハードリセットがかかる。なお
、ＣＰＵリセット信号（ｄ）の立上りで、ＣＰＵ駆動駆
動型Ｃ電圧下する以前に発せられるように設定されてい
る。

第３図は第１図に示した電源瞬断検知装置５の回路の一
例であり、６〜１２は第１図と同一のものを示す。以下
構造ならびに動作について説明する。

整流回路７はブリッジダイオードＤＢ、で構成され、ト
ランス６の外部入力信号（ａ）（第２図に示す）を余波
整流すると第４図（イ）に示す信号ｖＡが得られる。放
電時間制御回路９はコンデンサＣ１と抵抗器Ｒ１で構成
され、整流回路７の出力を平滑するとともに、瞬断時の
時定数を定めている。ＤＣ電源回路８は３端子レギユレ
ータＱ＋　　、ダイオードＤｌ　　、コンデンサＣ２か
ら構成されている。電圧比較回路１ｏは、抵抗器Ｒ２〜
Ｒ７、ツェナーダイオードＺＤＩ　　、コンデンサＣ３
、コンパレータＱ４で構成され、瞬断による電圧変動を
コンパレータＱ４が抵抗器Ｒ５と抵抗器Ｒ６で分割され
る一定電位とツェナーダイオードＺＤｌの両端の電位Ｖ
２１とを常時監視して、電位ＶＺＩが前記一定電位より
低下した場合に、パルスＶｅ　　（第４図（ロ）に示す
）が発生する。パルス幅整形回路１１は抵抗器Ｒ８〜Ｒ
Ｉ５．コンデンサＣ４、コンパレータＱ５　　、ツェナ
ーダイオードＺＤ３．）ランジスタＱ２等で構成される
。電圧比較回路１ｏからパルスがパルス幅整形回路１１
に入力されると、トランジスタＱ２のオン、オフにより
コンデンサＣ４の両端の電圧は抵抗器Ｒ９とコンデンサ
Ｃ４の時定数により急峻に立下り、その後抵抗器ＲＩＧ
とコンデンサＣ４の時定数によりなだらかに立上る信号
Ｖｃ（第４図（ハ）に示す）を出力する。正帰還用の抵
抗器ＲＩ４を有するコンパレータＱ５が入力信号、すな
わち、信号ＶＣをコンパレータＱ５のスイッチング時間
を増幅器のスルーレートで決まる値まで短くし、第４図
（ニ）に示すパルス信号Ｖｏを発生させ、後段の瞬断り
セットパルス出力回路１２に出力する。

瞬断りセットパルス出力回路１２は、ツェナーダイオー
ドＺ　Ｄ　ａ　　＊抵抗器Ｒ１６，トランジスタＱ３で
構成され、スイッチングトランジスタとなるトランジス
タＱ３の導通により、瞬断検知信号（Ｃ）をリセット端
子ＲＥＳＥＴより出力する。

第５図は第３図に示す電源瞬断検知装置の回路の変形例
であり、６〜８，１０〜１２は第３図と同一のものを示
し、放電時間制御回路９は第３図に示した抵抗器Ｒ１に
代ってトランジスタＱｂ＋抵抗器Ｒ１７，コンデンサＣ
Ｉで構成される定電流放電回路２０が放電時間の直線性
を改善することにより、より正確な瞬断時間の管理が行
えるものである。他の動作は第３図の動作に準するので
説明は省略する。

第６図（ａ）、（ｂ）は電源投入時のリセット動作を説
明する波形図で、同図（ａ）は外部入力信号を示し、同
図（ｂ）は第４図（ニ）に示すパルス信号ＶＤの波形を
示す。

この図から分かるように、パワーオン状態時、すなわち
外部入力（ａ）が出力されている状態において、他の特
別なリセット回路を設けることなく：ＣＰＵ３．４に対
してパルス信号ＶＤ　、すなわち、瞬断検知信号（Ｃ）
をリセット端子ＲＥＳＥＴより出力できる。

第７図はこの発明の電源瞬断検知装置を適用する対象物
の一例としてのレーザビームプリンタの構成図であり、
３，１４は第１図と同一のものを示している。

まず、プリンタについて説明する。３１は給紙カセット
に収納される用紙、３２は給紙ローラで、給紙カセット
に収納される用紙３１を給送する。３３はレジストロー
ラで、用紙３１の先端規制部のＢ点で一定時間停止させ
、タイミングをとった後、再度、感光ドラム３４の周速
Ｖと同速Ｖで送り出される。３５はレーザ発生器で、発
生したレーザ光３６をスキャナ３７に走査する。３８は
結像レンズで、スキャナ３７から走査された光の光路長
を整える。３９はミラーで、レーザ光３６を感光ドラム
３４に走査する。４０は現像器で、感光ドラム３４に形
成された潜像を可視化する。４１は転写帯電器で、トナ
ー像を用紙３１に転写させる。４２は搬送部であり、ト
ナー像がのった用紙３１を定着器４３に搬送する。４４
はトレイで、定着器４３により用紙３１に熱加圧が与え
られて画像が定着された用紙３１を排紙積載する。４５
はクリーナ部で、残留トナーを回収する。４６は２次除
電器で、感光ドラム３４上の電荷を除電する。４７は１
次帯電器で、感光ドラム３４上を一様に帯電させる。４
８はレーザドライバで、レーザ発生器３５を駆動する。

４９は制御部で、プリンタ内の各デバイスをコントロー
ルする。５０は水晶振動子で、発生するタイミングクロ
ックをＣＰＵ３に送出する。

次にデータ制御装置について説明する。

データ制御装置５１は、ホストコンピュータ１４とデー
タの授受を行う。５２は制御部で、水晶振動子５２ａと
ＣＰＵ５２ｂより構成されている。

次にシステムの動作について説明する。

データ制御装置５１のプリント指令により、給紙カセッ
トに収納されている用紙３１は、給紙ローラ３２より給
紙カセットから送り出され、レジストローラ３３に達す
る。レジストローラ３３により用紙先端規制部のＢ点で
一定時間停止した用紙３１はレジストローラ３３の回転
開始と共に感光ドラム３４の周速Ｖと同速Ｖで送り出さ
れる。

一方、感光ドラム３４にはレーザ発生器３５より被記録
画像信号であるビデオ信号によって変調されたレーザ光
３６がスキャナ３６．結像レンズ３８、ミラー３９を介
して露光部署たるＡ点において書き込み走査露光されて
いる。Ａ点において変調レーザ光走査により感光ドラム
３４に形成された静電潜像は感光ドラム３４の回転に従
って現像器４０で現像され、これにより得られたトナー
像は転写部の０点において、転写帯電器４１で用紙３１
に転写されて、搬送部４２を通って定着ローラ４３に送
られ定着され、トレイ４４に排出される。

ここで、レジストローラ３３について説明スる。

レジストローラ３３はＡ点で書き込まれた画像情報と用
紙３１との位置的な同期合わせをするもので、レジスト
ローラ３３のＢ点に用紙３１の先端が達した後も僅かな
時間停止した状態を保ち、その間に給紙ローラ３２の給
紙動作によって給紙ローラとレジストローラ３３の間に
紙のたるみを作らせて、用紙先端の遅れや進みを補正し
た後、同期をとって用紙３１を感光ドラム３４の０点に
送り出す。これによって画像情報の先端と用紙の先端と
の関係が正しく合わされる。また、この用紙のたるみは
用紙の斜行を矯正する目的も持っている。

このように、レーザビームプリンタ等においても、ホス
トコンピュータ１４との情報交換を実行しながら所望と
する画像を用紙３１に形成している。ところが、上述し
たように、プリンタに供給される電源の変動（瞬断）が
発生した場合にもこの発明を適用することにより、常に
最適な画像を形成できるようになった。

〔発明の効果〕

以上説明したように、この発明は交流電源を所定交流電
圧に変換するトランスと、このトランスから得られる交
流電圧を整流する整流回路と、この整流回路の放電時定
数を制御する放電時間制御回路と、この放電時間制御回
路から得られる電圧を所定電圧と比較し、所要のパルス
信号を出力する電圧比較回路と、この電圧比較回路から
出力されるパルス信号を一定パルス幅に整形するパルス
幅整形回路とを設けたので、電源瞬断を正確に検知でき
るとともに、任意のＣＰＵを正確にリセット可能なパル
ス信号を出力できる利点を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す電源瞬断検知装置の
構成ブロック図、第２図（ａ）〜（ｆ）は第１図に示し
たブロック図の動作を説明するための波形および動作状
態を示す図、第３図は第１図に示した電源瞬断検知装置
の回路図、第４図（イ）〜（ニ）は第３図の動作を説明
する波形図、第５図は第３図に示した回路図の変形例を
示す回路図、第６図（ａ）、（ｂ）はパワーオン状態に
おけるリセット指令送出を説明する図、第７図はこの発
明を適用するレーザビームプリンタの概要を説明する構
成図、第８図は従来のリセット指令送出動作を説明する
図である。 図中、１は外部ＡＣ入力、２はスイッチングレギュレー
タ、３，４はＣＰＵ、５は電源瞬断検知回路、６はトラ
ンス、７は整流回路、８はＤＣ電源回路、９は放電時間
制御回路、１ｏは電圧比較回路、１］はパルス幅整形回
路、１２は瞬断りセットパルス出力回路、１３は遅延回
路、１４はホストコンピュータである。 々Ｊ− 第２図 第４図 タト音Ｖλカイ言号ａＶΔｅ○℃ｒ又／＼フーーＪ＼Ａ
ρ（ｆ＼Ａ−タ聯入カイ言号　ａＡ騎〃＾Ｍ＾□＾す＾
藺Ｍ＾藺ト礒す＾す＾鳩〜嗅−第６図 第７図

Claims (1)

【特許請求の範囲】
1. 交流電源を所定交流電圧に変換するトランスと、このト
   ランスから得られる交流電圧を整流する整流回路と、こ
   の整流回路の放電時定数を制御する放電時間制御回路と
   、この放電時間制御回路から得られる電圧を基準電圧と
   比較し、所要のパルス信号を出力する電圧比較回路と、
   この電圧比較回路から出力される前記パルス信号を一定
   パルス幅に整形するパルス幅整形回路とからなることを
   特徴とする電源瞬断検知装置。