JPS61183737A - 信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえば画像処理などのデジタル信号処理を
行なう信号処理回路に関する。

背景技術 第７図は、先行技術の信号処理回路１に一＆−まれる算
術論理回路（ＡＬＵ）１０に関連するブロック図である
。従来デジタル信号の演算処理を行なうキュムレータを
有する回路を用−１で演算処理を行なっていた。ここで
たとえば複素数表示されるベクトルを実軸と４５度の角
度をなし２、原点を通る直線に関して、対称に折り返す
演算に関して、第７図を参照して説明する。＊ずディマ
ルチプレクサ４から、複素数の実部の数値に対応するデ
ータＡがアキュムレータ２に格納され、虚部の数値に対
応するデータＢが７キエムレータ３に格納される６次に
、７キエムレータ２，３の内容を交換すれば、前記ベク
トルの折り返しの演算が行なわれたことになる。このよ
うにアキエムレータ２　、　”’３を用いて演算を行な
うとき、その演算速度の点で、演算を有利に行なうこと
ができる。

一方、第７図に示す先行技術の回路では、アキエムレー
タ２，３の内容は、１命令で一度に交換することはで外
ない、すなわち１命令では、アキエムレータ２の内容を
アキエムレータ３へ移動するか、またはアキエムレータ
３の内容をアキエムレータ２へ移動するかのいずれかし
かできな（１，こジスタ５またはランダムアクセスメモ
リ（ＲＡ　Ｍ　）６に一時的に退避させねばならなかっ
た。

第８図は、第７図の回路でアキュムレータ２　。

３の内容を交換する処理を示す７０−チャートである。

第７図および第８図を参照して、この処理を説明する。

第８図のステップｎ１　では、７キユムレー２２の内容
がテンポラリレノスタ５に一時的に退避される。次に、
ステップｎ２　　ではアキエムレータ３の内容をアキエ
ムレータ２に転送する。

次にステップｎ３　　では、テンポラリレノスタ５に一
時的に退避させた内容を、アキエムレータ３に転送する
。ステップｎ４では、７キユムレータ２ｔ３の内容の交
換が行なわれたかどうかが判定される。

このようにして交換された内容は、マルチプレクサ７．
８を介して、一方はシ７り９を介して算術論理回路１０
に与えられる。ｆｌｌ方はマルチプレクサ８から、内部
データバス１１に出力され、マルチプレクサ１２を介し
て、算術論理回路１０に与えられる。

発明が解決しようとする問題点 上記のような光灯技術では、アキエムレータ２ｆ３の内
容を交換するのに、第８図に示したような複数の命令に
よる処理が必要であり、無駄な演算時間を要してしまう
という問題点があった。

本発明は、上述の問題庶を解決し、処理動作が簡略化さ
れると共に、処理速度を格段に向上することができる信
号処理回路を提供することを目的とする。

問題点を解決するための手段 本発明は、制御信号が入力されたときに信号を出力する
複数の手段と、 前記各手段にそれぞれ直列に接続される複数の記憶手段
とを含み、 記憶手段の出力は、残余の記憶手段が接続されている信
号を出力する手段に、選択的に接続されていることを特
徴−とする信号処理回路である。

作　　用 各記憶手段の出力側は、残余の記憶手段が接続されてい
るデータ信号を出力する手段に、選択的に接続される。

したがって記憶手段に記憶されている情報は、信号を出
力する手段に制御信号が与えられたと鯵、この手段を介
して他の記憶手段に与えられ記憶される。このようにし
て信号処理の処理速度が向上で終る。

実施例 第１図は本発明の一実施例の構成を示す電気回路図であ
り、第２図は第１図の構成を含む信号処理装置２０のブ
ロック図であり、第３図は第２図の信号処理装置２０の
算術論理回路２１に関連する構成を示すブロック図であ
る。第２図を参照して、信号処理装置２０では内部デー
タバス２２に、ランダムアクセスメモリ（ＲＡＭ）２３
、データを格納するリードオンリメモリ（ＲＯＭ）２４
、制御情報を格納するＲＯＭ２５、制御回路２６、入力
／出力（Ｉｌｏ）ボート２７、シリアルＩ１０インター
フェイス２８、Ｉ１０レジスタ２９、レノスタ３０、並
列乗算器３１および算術論理回路２１が接続される。

Ｉ１０ポート２７お上びシリアルＩ１０インク−７エイ
ス２８などを介して、外部との入力／出力が行・なわれ
る。また並列乗算器３１の出力は、算術論理回路２１に
与えられる。また内部データバス２２から分岐する分岐
データバス３２に、算術論理回路２１の出力が導出され
る。

信号処理装置２０の算術論理回路２１に関連する構成を
、第３図を参照して説明する。並列乗算器３１からの信
号は、マルチプレクサ３３を介して、算術論理回路２１
に与えられる。また算術論理回路２１には、フラグ用メ
モリ３４．３５が接続される。

算術論理回路２１とアキエムレータ３６．３７とは、デ
ィマルチプレクサ３８を介して接続される。７キユムレ
ータ３６．３７には、補助アキエムレータ３９．４０が
それぞれ接続される。ま−たアキュムレータ３６は、マ
ルチプレクサ４１．４２と接続され、また同様にアキエ
ムレータ３７もマルチプレクサ４１．４２と接続される
。マルチプレクサ４１の出力は、シ７り４３を介して、
算術論理回路２１に与えられ、マルチプレクサ４２の出
力は内部データバス１１に導出される。

この算術論理回路２１において、本発明の実施に拘わる
信号処理回路４３の構成を、第１図を参照して説明する
。信号処理回路４３には、ＡＮＤデートＧ　１　、Ｇ　
２　、Ｇ　３　、Ｇ　４　、Ｇ　５　、Ｇ　６　　が備
えられ、ＡＮＤデー）Ｇｌ〜Ｇ３の出力は、３人力ＯＲ
デー）Ｇ７に与えられる。またＡＮＤデート０４〜Ｇ６
の出力は、３人力ＯＲデー）Ｇ８に与えられる。ここで
ＡＮＤデー）Ｇ３．Ｇ４お上りＯＲデー）Ｇ７．Ｇ８が
、信号を出力する手段を構成する。この手段に与えられ
る制御信号は、後述される制御信号ＥＸＡＣである。

ＯＲデートＧ７の出力は、ラッチ回路４４，４６で構成
されるアキュムレータ３６に出力される。

ラッチ回路４４の出力は、ライン４５を介してラッチ回
路４６に入力される。ラッチ回路４６の出力は、ＡＮＤ
デー）Ｇ４の一方入力側に与えられる。

２イン４５は、補助アキュムレータ３９であるラッチ回
路４７とマルチプレクサ４１とを接続するライン４８に
接続される。ラッチ回路４７の出力は、ＡＮＤデートＧ
１の一方入力側に与えられる。

ＯＲデー）Ｇ８の出力は、ラッチ回路４９，５１で構成
されるアキュムレータ３７に与えられ、ラッチ回路４９
の出力はライン５０を介して、ラッチ回路５１に与えら
れる。ラッチ回路５１の出力は、ＡＮＤデー）Ｇ３の一
方入力側に与えられる。

またライン５０は、補助７キユムレータ４０であるラッ
チ回路５２とマルチプレクサ４１．４２とを接続するラ
イン５３に接続される。ラッチ回路５２の出力は、ＡＮ
Ｄデー）Ｇ６の一方入力側に与えられる。ＡＮＤデー）
Ｇ２．Ｇ５の一方入力側には、ディマルチプレクサ３８
から、データ信号が入力される。ここでラッチ回路４４
，４６，４９．５１すなわちアキエムレータ３６．３７
が、記憶手段を構成する。

またＡＮＤデー）Ｇｌ〜Ｇ６の残余の入力側には、第２
図の制御回路２６などから、後述されるような制御信号
ＥＸＡ、Ａ、ＥＸＡＣ，Ｂ、ＥＸＢが入力される。

＄４図は、第１図で示される信号処理回路４３の動作を
説明するタイミングチャートであり、第５図は、信号処
理回路４３におけるデータの流れを説明するための７０
−チャートである。第１図、第４図および第５図を参照
して、信号処理回路４３において、ラッチ回路４４．４
９の内容を交換する動作を説明する。まず第４図（４）
に示すように、時刻ｔ１　　で制御信号ＡがＨ゛となる
。このと終第１図に示される制御信号ＥＸＡ、ＥＸＡＣ
，Ｂ。

ＥＸＢは、それぞれＩ　ｌ、　Ｉである。したがってデ
ィマルチプレクサ３８から、データ信号Ｄ　Ａ　ｆＪｔ
　Ａ　ＮＤデー）Ｇ２およびＯＲデー）Ｇ７を介して、
ラッチ回路４４に与えられる。

次に第４図（６）で示すように、時刻ｔ２　　で制御ク
ロック信号ＣＫＡによって、第４図（１２）で示すよう
にデータ信号ＤＡがラッチ回路４４にラッチされる。ま
た第４図（２）で示すように、時刻ｔ３における制御ク
ロック信号φ１によって、ラッチ回路４４の内容である
データ信号ＤＡをラッチ回路４６にラッチする。

信号ＢがＨ°となる。このとき残余の制御信号ＥＸＡ、
Ａ、ＥＸＡＣ，ＥＸＢ　　は”Ｌｏである。すなわち制
御信号Ｂが、ＡＮＤデー）Ｇ５の他方入力側に与えら４
れるので、ディマルチプレクサ３８からのデータ信号Ｄ
Ｂは、ＡＮＤデー）Ｇ５およびＯＲデートＧ８を介して
、ラッチ回路４９に与えられる。このとき第４図（７）
で示すように、時刻Ｌ５の制御クロック信号ＣＫＢによ
って、前記のデータ信号ＤＢがラッチ回路４９にラッチ
される。

また第４図（２）で示すように、時刻ｔ６　　における
制御クロック信号φ１によって、ラッチ回路４９の内容
であるデータ信号ＤＢが、ラッチ回路５１　　　“にラ
ッチされる。

このようにして、ディマルチプレクサ３８からデータ信
号ＤＡ、ＤＢが、それぞれラッチ回路４４．４６およ１
ラッチ回路４９．５１に格納される。

次に、７キユムレータ３６．３７の内容を交換する動作
を説明する。第４図（８）で示すように、時刻ｔ７　　
で制御信号ＥＸＡＣがＨ゛となる。このである。したが
ってう・７チ回路４６の内容が、ＡＮＤデートＧ４およ
びＯＲデートＧ８を介して、ラッチ回路４９に与えられ
る。またラッチ回路５１の内容がＡＮＤデー）Ｇ３およ
ｌ１０ＲデートＧ７を介して、ラッチ回路４４に与えら
れる。

次に第４図（６）および第４図（７）で示すように時刻
ｔ８　　で同時にＨ゛となる制御クロック信号ＣＫＡ、
ＣＫＢによって、ラッチ回路４４．４９に与えられてい
るラッチ回路５１の内容であるデータ信号ＤＢ、および
ラッチ回路４６の内容であるデータ信号ＤＡが、それぞ
れラッチ回路４４．４９にラッチされる。

次に第４図（２）で示すように、時刻Ｌ９　　の制御ク
ロック信号φ１によって、ラッチ回路４４にラッチされ
ているデータ信号ＤＢが、ラッチ回路４６にラッチされ
る。またラッチ回路４９にラッチされているデータ信号
ＤＡが、ラッチ回路５１にラッチされる。このようにし
てアキュムレータ３６　。

３７の内容を、ＥＸＡＣという１サイクル命令で交換で
きた。

第６図は、第１図を参照して説明した信号処理回路４３
を用いて行なわれる演算の一例を説明するための複葉平
面図である。第６図の横軸は実軸、縦軸は虚軸である。

ここでベクトルＱは、（ａ＋ｉ・ｂ）で表わされる。ｉ
は純虚数である。この複素平面の原点を通り、実軸の正
方向と４５度の角度をなす直＃ｌノ１に関して、ベクト
ルＱと線対称なベクトルＱ１は、（ｂ＋１−ａ）で表わ
される。ここでベクトルＱに基づいて、ベクトルＱ１の
複素表示を求める演算について説明する。第１図を参照
して、データ信号ＤＡをベクトルＱの実８１ｓｔとし、
データ信号ＤＢをベクトルＱの虚部すとする。このとき
ラッチ回路４４　ｔ　４９に、それぞれラッチされるデ
ータ信号ＤＡ、ＤＢは、前述したような１サイクル命令
ＥＸＡＣによって、１命令で入れ換えられる。したがっ
てこの命令ＥＸＡＣの実行後、ラッチ回路４４にはデー
タ信号ＤＢが格納され、ラッチ回路４９にはデータ信号
ＤＡが格納されることになる。したがってラッチ回路４
４，４９からマルチプレクサ４１．４２を介して出力さ
れる信号は、点Ｑ１の複素表示ｂ＋ｉ−ａを表わしてい
る。

以上のように、第１図を参照して説明した信号処理回路
４３では、ラッチ回路４４．４９にそれぞれラッチされ
ているデータ信号を、１サイクル命令によって交換する
ことができる。したがってこのような信号処理回路４３
を用いて構成される信号処理装置２０（第２図参照）で
は、演算速度を格段に向上することができた。

効　　果 以上のように、本発明に従えば、各記憶手段の出力側は
、残余の記憶手段が接続されているデータ信号を出力す
る手段に、選択的に接続される。

したがって記憶手段に記憶されている信号は、信号を出
力する手段に制御信号が与えられたとき、この手段を介
して残余の記憶手段に出力され記憶される。このように
して、記憶手段に記憶されている信号は容易に交換され
ることができ、信号処理の処理速度を格段に向上するよ
うにできた。

４、図面の間車ｔ７屯凹 第１図は本発明の一実施例の信号処理回路４３のブロッ
ク図、第２図は第１図の信号処理回路４６を含む信号処
理装置２０のブロック図、第３図は第２図の信号処理装
置２０の算術論理回路２１に関するブロック図、第４図
は信号処理回路４３の動作を説明するタイミングチャー
ト、＃！５図は信号処理回路４３におけるデータの流れ
を説明するフローチャート、第６図は信号処理回路４３
による演算を説明する複葉平面図、第７図は先行技術の
信号処理回路にｔ＊ｈる算術論理回路１に関連する構成
を説明するブロック図、第８図は第７図示の回路の動作
を説明するための７０−チャートである。

Ｇ　　１　−　０　６−Ａ　　Ｎ　　Ｄ　　？　　−）
　　、　　Ｇ７．Ｇ３−０Ｒデート、３６．３７・・・
７キユムレータ、４４＊４６＊４９．５１・・・ラッチ
回路 代理人　　弁理士　画数　圭一部 並列束１器３１力゛う

Claims (1)

1. 【特許請求の範囲】 制御信号が入力されたときに信号を出力する複数の手段
   と、 前記各手段にそれぞれ直列に接続される複数の記憶手段
   とを含み、 記憶手段の出力は、残余の記憶手段が接続されている信
   号を出力する手段に選択的に接続されていることを特徴
   とする信号処理回路。