JPS6118211A - 適応等化器 - Google Patents
適応等化器Info
- Publication number
- JPS6118211A JPS6118211A JP13708284A JP13708284A JPS6118211A JP S6118211 A JPS6118211 A JP S6118211A JP 13708284 A JP13708284 A JP 13708284A JP 13708284 A JP13708284 A JP 13708284A JP S6118211 A JPS6118211 A JP S6118211A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- interference
- equalizer
- delay
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- Granted
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- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ディジタル伝送において、伝送路の特性によ
る符号量干渉を状況に適応して抑圧し、正しいデータが
受信できるようにする適応等化器に関する。
る符号量干渉を状況に適応して抑圧し、正しいデータが
受信できるようにする適応等化器に関する。
（従来の技術）
従来より前記分野に多用されている適応等化器として、
［判定帰還形ブリッジタ、ツゾ等化器の係数制御に関す
る検討Ｊ王水、節用、昭５８信学総合全大１８８２およ
び「判定帰還形等化器の収束性′」小林、飯田、伊藤、
畑、信学技報ｃｓｓ２−Ｂ５（１’９８２ ）に記載さ
れている判定帰還形等化器がある。第２図に、従来の判
定帰還形等化器の基本構成を示す。入力端子１から入力
した受信信号は、ローノやスフィルタ２よ多出力される
各データ識別点における符号量干渉成分を近似形成した
信号を減算回路３において減算し、各データ識別点に干
渉のなり等化出力信号となる。該等化出力信号は、識別
回路４において正しいデータ識別判定が行われ、受信デ
ータ信号パルスとして出力端子５．よ２ノシ出力される
。一方前記識別回路４からの受信データ信号・ぐルスは
、データ識別周期Ｔの遅延時間を有する遅延回路６をＭ
段を通シ、各１段からＭ段通過後の信号にそれぞれ重み
ＷｌからｗＭを乗算回路７にて乗じ、該乗算回路２の出
力を加算回路８で加え合せ、前記ロー・母スフィルタ２
を通すことにょシ、前記の各データ識別点における符号
量干渉成分を近似形成した信号が得られる。１段目の重
みＷｉは、孤立・やルスを送信したとき目的とする受信
信号ピーク値からｉＴ遅れた時点の符号量干渉が零にな
るように制御され、また遅延回路６の段数Ｍは一般に孤
立パルス送信時の受信信号が影響を与える時間区間をτ
とするときτ／Ｔ程度にとられる。
［判定帰還形ブリッジタ、ツゾ等化器の係数制御に関す
る検討Ｊ王水、節用、昭５８信学総合全大１８８２およ
び「判定帰還形等化器の収束性′」小林、飯田、伊藤、
畑、信学技報ｃｓｓ２−Ｂ５（１’９８２ ）に記載さ
れている判定帰還形等化器がある。第２図に、従来の判
定帰還形等化器の基本構成を示す。入力端子１から入力
した受信信号は、ローノやスフィルタ２よ多出力される
各データ識別点における符号量干渉成分を近似形成した
信号を減算回路３において減算し、各データ識別点に干
渉のなり等化出力信号となる。該等化出力信号は、識別
回路４において正しいデータ識別判定が行われ、受信デ
ータ信号パルスとして出力端子５．よ２ノシ出力される
。一方前記識別回路４からの受信データ信号・ぐルスは
、データ識別周期Ｔの遅延時間を有する遅延回路６をＭ
段を通シ、各１段からＭ段通過後の信号にそれぞれ重み
ＷｌからｗＭを乗算回路７にて乗じ、該乗算回路２の出
力を加算回路８で加え合せ、前記ロー・母スフィルタ２
を通すことにょシ、前記の各データ識別点における符号
量干渉成分を近似形成した信号が得られる。１段目の重
みＷｉは、孤立・やルスを送信したとき目的とする受信
信号ピーク値からｉＴ遅れた時点の符号量干渉が零にな
るように制御され、また遅延回路６の段数Ｍは一般に孤
立パルス送信時の受信信号が影響を与える時間区間をτ
とするときτ／Ｔ程度にとられる。
ループやスフィルタ２は、原理的には不要であるが等化
出力信号波形をなめらかにし、帰還ループによる不安定
性を緩和するために用いられ、加算回路８への各入力信
号成分が互いに干渉を及ぼさない程度に広い通過帯域を
有する。第２図に示す回路では帰還ループをアナログ回
路で構成しているが、加算回路８とループ＜？スフィル
タ２の間にい変換器を挿入し、乗算回路７、加算回路８
をディソタル構成することで回路のディジタル化を図る
こともできる。この従来の判定帰還形勢化器は、アナロ
グ遅延回路が不要で回路のディジタル化が容易に図れる
ためＬＳＩ化に適しておシ、またディジタル加入者線伝
送におけるブリッジ・タップからの反射波のような線形
等化器では抑え難い比較的急激に変化する符号量干渉を
も容易に抑圧することができる。
出力信号波形をなめらかにし、帰還ループによる不安定
性を緩和するために用いられ、加算回路８への各入力信
号成分が互いに干渉を及ぼさない程度に広い通過帯域を
有する。第２図に示す回路では帰還ループをアナログ回
路で構成しているが、加算回路８とループ＜？スフィル
タ２の間にい変換器を挿入し、乗算回路７、加算回路８
をディソタル構成することで回路のディジタル化を図る
こともできる。この従来の判定帰還形勢化器は、アナロ
グ遅延回路が不要で回路のディジタル化が容易に図れる
ためＬＳＩ化に適しておシ、またディジタル加入者線伝
送におけるブリッジ・タップからの反射波のような線形
等化器では抑え難い比較的急激に変化する符号量干渉を
も容易に抑圧することができる。
（発明が解決しようとする問題点）
前述従来の判定帰還形勢化器は第３図に示す等化波形例
からもわかるように、データ識別点付近の干渉のみを局
部的に抑圧するためデータ識別点の間に大きな干渉が残
シ、等化器出力信号からのタイミング抽出が難しく、タ
イミングジッタに弱い等の欠点があった。
からもわかるように、データ識別点付近の干渉のみを局
部的に抑圧するためデータ識別点の間に大きな干渉が残
シ、等化器出力信号からのタイミング抽出が難しく、タ
イミングジッタに弱い等の欠点があった。
本発明はかかる欠点に鑑みなされたもので従来の判定帰
還形勢化器の利点を損うことなく、前記欠点を解決した
判定帰還形勢化器゛を実現するととにある。
還形勢化器の利点を損うことなく、前記欠点を解決した
判定帰還形勢化器゛を実現するととにある。
（問題を解決するための手段）
本発明は等化器入力信号が実際には限られた帯域内にエ
ネルギーの集中する帯域制御信号であることに注目し、
判定帰還形勢化器の帰還路を標本化定理に基づき構成し
たことにある。具体的には第２図に示す従来の判定帰還
形勢化器で、遅延回路の遅延時間を入力信号に対するナ
イキスト間隔とし、ロー・ぐスフィルタを標本化関数信
号を得る理′想ローパスフィルタの近似フィルタとして
構成する。
ネルギーの集中する帯域制御信号であることに注目し、
判定帰還形勢化器の帰還路を標本化定理に基づき構成し
たことにある。具体的には第２図に示す従来の判定帰還
形勢化器で、遅延回路の遅延時間を入力信号に対するナ
イキスト間隔とし、ロー・ぐスフィルタを標本化関数信
号を得る理′想ローパスフィルタの近似フィルタとして
構成する。
（作用）
本発明の適応等化器の構成原理について説明する。標本
化定理によれば、ｆ□Ｈｚ以上の周波数成分をもたない
帯域制限信号はｉ／（ｚｆｍ）秒以下の等間隔の標本で
一義的に決定できる。即ちこの信号は、標本値の振幅を
有する・１／（２ｆｒｒＬ）秒以下の等間隔の標本化関
数信号の線形和として表現できる。
化定理によれば、ｆ□Ｈｚ以上の周波数成分をもたない
帯域制限信号はｉ／（ｚｆｍ）秒以下の等間隔の標本で
一義的に決定できる。即ちこの信号は、標本値の振幅を
有する・１／（２ｆｒｒＬ）秒以下の等間隔の標本化関
数信号の線形和として表現できる。
一方等化器入力信号は、実際には帯域制限信号とみなす
ことができる。例えば通常のディ・ゾタル加大者線伝送
系では、データ周期をＴとするとき、受信信号はロール
・オフ・フィルタと呼ばれる６ｄＢ減衰周波数が１／（
２Ｔ）程度の雑音除去用ロー・ぐスフィルタを通過する
。理想的な１００％フルコサイン・ロール・オフ・フィ
ルタの通過帯域は１／Ｔｉでであり、実際のロール・オ
フ・フィルタもこの程度の通過帯域となるよう設計され
ることが普通なため、等化器入力信号は１／Ｔまでの帯
域制限信号とみなすことができる。したがって、干渉信
号成分もまた１／Ｔまでの帯域制限信号とみなすことが
でき、前記の標本化定理より、Ｔ／２間隔の標本化関数
信号の線形和として表わせる。本発明の判定帰還形勢化
器は、帰還路を前述の原理に基づいて構成することで干
渉信号成分を近似形成し、入力信号から減じることによ
り干渉のない等化出力信号を得るものである。
ことができる。例えば通常のディ・ゾタル加大者線伝送
系では、データ周期をＴとするとき、受信信号はロール
・オフ・フィルタと呼ばれる６ｄＢ減衰周波数が１／（
２Ｔ）程度の雑音除去用ロー・ぐスフィルタを通過する
。理想的な１００％フルコサイン・ロール・オフ・フィ
ルタの通過帯域は１／Ｔｉでであり、実際のロール・オ
フ・フィルタもこの程度の通過帯域となるよう設計され
ることが普通なため、等化器入力信号は１／Ｔまでの帯
域制限信号とみなすことができる。したがって、干渉信
号成分もまた１／Ｔまでの帯域制限信号とみなすことが
でき、前記の標本化定理より、Ｔ／２間隔の標本化関数
信号の線形和として表わせる。本発明の判定帰還形勢化
器は、帰還路を前述の原理に基づいて構成することで干
渉信号成分を近似形成し、入力信号から減じることによ
り干渉のない等化出力信号を得るものである。
（実施例）
次に実施例の説明をする。本実施例は便宜上、ディゾタ
ル加入者伝送系への応用におけるような入力信号が１
／Ｔの帯域制限信号とみなせる場合に対する構成を示す
が、他の場合にも同様に構成できる。第１図は本発明に
係る第１の実施例を示す。
ル加入者伝送系への応用におけるような入力信号が１
／Ｔの帯域制限信号とみなせる場合に対する構成を示す
が、他の場合にも同様に構成できる。第１図は本発明に
係る第１の実施例を示す。
入力端子１から入力した受信信号は、加算回路８よ多出
力される干渉信号波形を近似形成した信号を減算回路３
において減算し、干渉のない等化出力信号となる。該等
化出力信号は、識別回路４において正しいデータ識別判
定が行われ、受信データ信号パルスとして出力端子５よ
多出力される。
力される干渉信号波形を近似形成した信号を減算回路３
において減算し、干渉のない等化出力信号となる。該等
化出力信号は、識別回路４において正しいデータ識別判
定が行われ、受信データ信号パルスとして出力端子５よ
多出力される。
一方前記識別回路４からの受信データ信号パルスは、デ
ータ識別周期Ｔの遅延時間を有する遅延回路６０１段と
Ｔ／２の遅延時間を有する遅延回路９を（Ｍ−１）段を
通シ、各段からの通過信号にそれぞれ重みＷｌからＷＭ
を各乗算回路７にて乗じ、標本化関数信号形成回路１０
を通過させた信号を加算回路８で加え合せることにより
、前記の干渉信号波形を近似形成した信号を得る。標本
化関数信号形成回路１０は、標本化関数信号を形成する
ための回路であり、理想的には１段目の標本化関数信号
形成回路１０からは振幅Ｗｉを有する標本化関数信号が
得られる。実際には、これを近似することになシ、例え
ば各乗算回路７の出力・ぐルス幅が十分狭ければ１／Ｔ
以上の周波数成分を鋭く除去する遅延平坦形のローパス
フィルタを用いることにより、標本化関数信号を近似で
きる。第１図では標本化関数信号形成回路ＩＱから得ら
れるＴ／２ごとの遅延差を有し、重みＷｉの振幅を有す
る標本化関数信号を加算回路８で加え合せることにより
、前述の原理に基づいて、干渉信号波形を近似形成して
いる。１段目の重みＷｉは、孤立Ａ？ルスを送信したと
き、目的とする受信信号ピーク値から（ｉ＋１ ） ・
Ｔ／２遅れた時点の受信信号値とすることにより、最も
良く干渉を除去できる。重みＷｉの制御方法としては、
前記の該当する時点の受信信号値を検出してセットして
丸よいが、ノ・−ド化の簡単な最大傾斜法に代表される
反復アルゴリズムが知られている。
ータ識別周期Ｔの遅延時間を有する遅延回路６０１段と
Ｔ／２の遅延時間を有する遅延回路９を（Ｍ−１）段を
通シ、各段からの通過信号にそれぞれ重みＷｌからＷＭ
を各乗算回路７にて乗じ、標本化関数信号形成回路１０
を通過させた信号を加算回路８で加え合せることにより
、前記の干渉信号波形を近似形成した信号を得る。標本
化関数信号形成回路１０は、標本化関数信号を形成する
ための回路であり、理想的には１段目の標本化関数信号
形成回路１０からは振幅Ｗｉを有する標本化関数信号が
得られる。実際には、これを近似することになシ、例え
ば各乗算回路７の出力・ぐルス幅が十分狭ければ１／Ｔ
以上の周波数成分を鋭く除去する遅延平坦形のローパス
フィルタを用いることにより、標本化関数信号を近似で
きる。第１図では標本化関数信号形成回路ＩＱから得ら
れるＴ／２ごとの遅延差を有し、重みＷｉの振幅を有す
る標本化関数信号を加算回路８で加え合せることにより
、前述の原理に基づいて、干渉信号波形を近似形成して
いる。１段目の重みＷｉは、孤立Ａ？ルスを送信したと
き、目的とする受信信号ピーク値から（ｉ＋１ ） ・
Ｔ／２遅れた時点の受信信号値とすることにより、最も
良く干渉を除去できる。重みＷｉの制御方法としては、
前記の該当する時点の受信信号値を検出してセットして
丸よいが、ノ・−ド化の簡単な最大傾斜法に代表される
反復アルゴリズムが知られている。
また遅延回路の段数Ｍは、一般に孤立パルス送信時の送
信信号が影響を与える時間区間をτとするとき（２τ／
Ｔ−１）程度にとられる。
信信号が影響を与える時間区間をτとするとき（２τ／
Ｔ−１）程度にとられる。
第４図は本発明の第２の実施例を示す。第２の実施例は
標本化関数信号形成回路１０の位置を加算器８の後段に
置き、前記標本５化関数信号形成回路を１つですむよう
にしたものである。これによりハード規模の縮小を図っ
たものである。動作については第１の実施例と同様であ
る。
標本化関数信号形成回路１０の位置を加算器８の後段に
置き、前記標本５化関数信号形成回路を１つですむよう
にしたものである。これによりハード規模の縮小を図っ
たものである。動作については第１の実施例と同様であ
る。
第５図は本発明の第３の実施例である。本実施例はディ
ジタル乗算回路１１、ディジタル加算回路１２を用いて
構成したものである。即ち第４図に示す第２の実施例の
乗算回路７、加算回路８をそれぞれディジタル乗算回路
１１、ディジタル加算回路１２で置き替え、帰還路の加
算回路までをディジタル信号処理とし、ディ・ゾタル信
号入力アナログ標本化信号形成回路１４を通すことで、
第１、第２の実施例と等価としている。該標本化信号形
成回路１４はディジタル／アナログ変換回路１３と、標
本化信号形成回路１０を用いて構成できる。第３の実施
例においては帰還路の重み乗算部分をディジタル化した
ことによりアナログ乗算回路が不要になシ、重み制御の
ディジタル化が図れ、ＬＳＩ化に適した構成となる。
ジタル乗算回路１１、ディジタル加算回路１２を用いて
構成したものである。即ち第４図に示す第２の実施例の
乗算回路７、加算回路８をそれぞれディジタル乗算回路
１１、ディジタル加算回路１２で置き替え、帰還路の加
算回路までをディジタル信号処理とし、ディ・ゾタル信
号入力アナログ標本化信号形成回路１４を通すことで、
第１、第２の実施例と等価としている。該標本化信号形
成回路１４はディジタル／アナログ変換回路１３と、標
本化信号形成回路１０を用いて構成できる。第３の実施
例においては帰還路の重み乗算部分をディジタル化した
ことによりアナログ乗算回路が不要になシ、重み制御の
ディジタル化が図れ、ＬＳＩ化に適した構成となる。
以上説明した第１から３の実施例では同一の遅延時間を
有する遅延回路９を縦続に接続したいわゆるトランスバ
ーサル・フィルタとして帰還路を構成しているが、遅延
回路９の１から（Ｍ−１）倍の遅延時間を有する（Ｍ−
１）個の遅延回路を並列に接続しても同様の帰還路出力
を得ることができる。また、第１から３の実施例では減
算回路３への入力信号はアナログ信号としているが、等
化器入力信号をアナログ／ディジタル変換回路を通すこ
とにより、すべてディジタル回路で等化器を構成するこ
ともで−・きる。
有する遅延回路９を縦続に接続したいわゆるトランスバ
ーサル・フィルタとして帰還路を構成しているが、遅延
回路９の１から（Ｍ−１）倍の遅延時間を有する（Ｍ−
１）個の遅延回路を並列に接続しても同様の帰還路出力
を得ることができる。また、第１から３の実施例では減
算回路３への入力信号はアナログ信号としているが、等
化器入力信号をアナログ／ディジタル変換回路を通すこ
とにより、すべてディジタル回路で等化器を構成するこ
ともで−・きる。
第６図は本発明の等化波形例を示す。同図は長さ５．５
ｋｍの０．５ ｔａｎφ市内ケーブルを用いたディジ
タル加入者線に・やルス幅３．１２５μｓｅｃのパルス
を入力したときの受信信号に対して５本発明の適応等化
器を適用したシミーレーション例である。
ｋｍの０．５ ｔａｎφ市内ケーブルを用いたディジ
タル加入者線に・やルス幅３．１２５μｓｅｃのパルス
を入力したときの受信信号に対して５本発明の適応等化
器を適用したシミーレーション例である。
（発明の効果）
以上説明した如く本発明は判定帰還形等化器の帰還路を
標本化定理に基づき構成したもので、従来の判定帰還形
等化器の利点を損うことなく、第６図の波形に示す如く
、データ識別点の間に太きな干渉が残るという従来の判
定帰還形等化器の欠点を除去でき、タイミング抽出が容
易であると共にタイミング・ジッタに強い判定帰還等化
器を実現できる。また帰還路の乗算回路と加算回路をデ
ィジタル化することにより、重み制御のディジタル化が
図れＬＳＩ化に適した判定帰還形等化器が実現できる。
標本化定理に基づき構成したもので、従来の判定帰還形
等化器の利点を損うことなく、第６図の波形に示す如く
、データ識別点の間に太きな干渉が残るという従来の判
定帰還形等化器の欠点を除去でき、タイミング抽出が容
易であると共にタイミング・ジッタに強い判定帰還等化
器を実現できる。また帰還路の乗算回路と加算回路をデ
ィジタル化することにより、重み制御のディジタル化が
図れＬＳＩ化に適した判定帰還形等化器が実現できる。
第１図は本発明に係る判定帰還形等化器のブロック図、
第２図は従来の判定帰還形等化器のブロック図、第３図
は従来の等化器の等化波形例を示す図、第４図は本発明
の判定帰還形等化器のブロック図、第５図は本発明の判
定帰還形等化器のブロック図、第６図は本発明の波形例
を示す図である。 ３・・・減算回路、４・・・データ識別回路、６・・・
遅延回路、７・・・乗算回路、８・・・加算回路、９・
・・遅延回路、１０・・・標本化関数信号形成回路、１
１・・・ディジタル乗算回路、１２・・・ディジタル加
算回路、１３・・・アイソタル／アナログ変換回路、１
４・・・ディジタル信号入力標本化関数信号形成回路。 特許出願人 沖電気工業株式会社 第３図 時開 第４図 第５図 手続補正書（自発） １ 事件の表示 昭和５９年 特 許 願第１３７０８２号２ 発明の名
称 適応等化器 ３ 補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号住
所（〒１０５） 東京都港区虎ノ門１丁目７香１２
号６、補正の内容 図面「第２図」を別紙誌通−り６す
る。
第２図は従来の判定帰還形等化器のブロック図、第３図
は従来の等化器の等化波形例を示す図、第４図は本発明
の判定帰還形等化器のブロック図、第５図は本発明の判
定帰還形等化器のブロック図、第６図は本発明の波形例
を示す図である。 ３・・・減算回路、４・・・データ識別回路、６・・・
遅延回路、７・・・乗算回路、８・・・加算回路、９・
・・遅延回路、１０・・・標本化関数信号形成回路、１
１・・・ディジタル乗算回路、１２・・・ディジタル加
算回路、１３・・・アイソタル／アナログ変換回路、１
４・・・ディジタル信号入力標本化関数信号形成回路。 特許出願人 沖電気工業株式会社 第３図 時開 第４図 第５図 手続補正書（自発） １ 事件の表示 昭和５９年 特 許 願第１３７０８２号２ 発明の名
称 適応等化器 ３ 補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号住
所（〒１０５） 東京都港区虎ノ門１丁目７香１２
号６、補正の内容 図面「第２図」を別紙誌通−り６す
る。
Claims (1)
- 【特許請求の範囲】 等化器出力信号よりデータを識別判定する回路と、該識
別判定回路出力より干渉信号成分を近似形成する帰還路
を有する判定帰還形等化器において 等化器入力信号に対するナイキスト間隔または該間隔の
整数倍の遅延時間を有する複数の遅延回路と、等化器出
力の干渉が最小となるように制御される重みを乗ずる複
数の乗算回路と１または複数の標本化関数信号を近似形
成する回路と、複数の信号を加え合せる加算回路を用い
て、標本化定理に基づき前記ナイキスト間隔ごとの標本
化関数信号の線形和として干渉信号成分を近似形成する
ように帰還路を構成することを特徴とした適応等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137082A JP2786180B2 (ja) | 1984-07-04 | 1984-07-04 | 適応等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137082A JP2786180B2 (ja) | 1984-07-04 | 1984-07-04 | 適応等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6118211A true JPS6118211A (ja) | 1986-01-27 |
| JP2786180B2 JP2786180B2 (ja) | 1998-08-13 |
Family
ID=15190470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137082A Expired - Lifetime JP2786180B2 (ja) | 1984-07-04 | 1984-07-04 | 適応等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786180B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5888914A (ja) * | 1981-11-20 | 1983-05-27 | Hiroshi Miyagawa | 自動等化器 |
-
1984
- 1984-07-04 JP JP59137082A patent/JP2786180B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5888914A (ja) * | 1981-11-20 | 1983-05-27 | Hiroshi Miyagawa | 自動等化器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2786180B2 (ja) | 1998-08-13 |
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