JPS61180493A - 半導体レ−ザ素子の製造方法 - Google Patents
半導体レ−ザ素子の製造方法Info
- Publication number
- JPS61180493A JPS61180493A JP2033785A JP2033785A JPS61180493A JP S61180493 A JPS61180493 A JP S61180493A JP 2033785 A JP2033785 A JP 2033785A JP 2033785 A JP2033785 A JP 2033785A JP S61180493 A JPS61180493 A JP S61180493A
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- Japan
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- laser device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体レーザ素子の製造方法に関するものであ
る。
る。
従来の技術
半導体レーザ素子には、その特性向上のため、メサ埋込
み構造や段差埋込み構造が採用されることが多い。第３
図はＬＰＲ法によって作製したメサ埋込み構造の半導体
レーザ素子の断面構造を示し、第４図はＭｏｃｖｎ 法
により作製した段差埋込み構造の半導体レーザ素子の断
面を示す。第３図、第４図において、１はｎ−ｆｎＰ基
板、２はｎ−ＩｎＰバッファ層、３はＩｎＧａＡｓＰ
活性層、４はＰ−ＩｎＰクラッド層、ｅはＰ−ＩｎＰ
層、７はｎ−ＩｎＰ層、１１はｎ−ＩｎＰ基板、１２は
１ｎＧＩＬＡｓＰ活性層、１３はＰ−ＩｎＰクラッド層
、１４はｎ−ＩｎＰクラッド層、１５はＰ−ＩｎＰクラ
ッド層である。このような構造の半導体レーザ素子では
、閾値電流の低減や、発振モード特性の向上は図れるも
のの、第３図、第４図からも明らかなようにレーザ素子
表面の起伏や段差が欠点となっている。
み構造や段差埋込み構造が採用されることが多い。第３
図はＬＰＲ法によって作製したメサ埋込み構造の半導体
レーザ素子の断面構造を示し、第４図はＭｏｃｖｎ 法
により作製した段差埋込み構造の半導体レーザ素子の断
面を示す。第３図、第４図において、１はｎ−ｆｎＰ基
板、２はｎ−ＩｎＰバッファ層、３はＩｎＧａＡｓＰ
活性層、４はＰ−ＩｎＰクラッド層、ｅはＰ−ＩｎＰ
層、７はｎ−ＩｎＰ層、１１はｎ−ＩｎＰ基板、１２は
１ｎＧＩＬＡｓＰ活性層、１３はＰ−ＩｎＰクラッド層
、１４はｎ−ＩｎＰクラッド層、１５はＰ−ＩｎＰクラ
ッド層である。このような構造の半導体レーザ素子では
、閾値電流の低減や、発振モード特性の向上は図れるも
のの、第３図、第４図からも明らかなようにレーザ素子
表面の起伏や段差が欠点となっている。
半導体レーザ素子は熱による特性の変動が大きく、熱放
散をよくするために活性領域に近い電極にヒートシンク
を取り付けることが望ましい。半導体レーザ素子をヒー
トシンクにポンディングするにはほとんどの場合、接着
金属として低融点金属を用い、熱圧着法により行なって
いる。しかし、半導体レーザ素子の表面に第３図、第４
図のごとき起伏や段差がちる場合、半導体レーザ素子の
電極とヒートシンクの間に空洞ができたり、熱圧着時に
受ける押圧力によって歪が入り易く、劣化の原因となっ
ていた。この問題を改善するために、従来は接着金属の
改良（例えば特開昭５５−７５２８２号公報）や組立工
法の改良などが行なわれていた。
散をよくするために活性領域に近い電極にヒートシンク
を取り付けることが望ましい。半導体レーザ素子をヒー
トシンクにポンディングするにはほとんどの場合、接着
金属として低融点金属を用い、熱圧着法により行なって
いる。しかし、半導体レーザ素子の表面に第３図、第４
図のごとき起伏や段差がちる場合、半導体レーザ素子の
電極とヒートシンクの間に空洞ができたり、熱圧着時に
受ける押圧力によって歪が入り易く、劣化の原因となっ
ていた。この問題を改善するために、従来は接着金属の
改良（例えば特開昭５５−７５２８２号公報）や組立工
法の改良などが行なわれていた。
発明が解決しようとする問題点
しかし、ポンディングや組立工法の改良だけでは本質的
改良とならず製造歩留りの大きな向上は望めない。なぜ
なら、ポンディングや組立工法の改良は、各チップ毎に
行なわねばならず、半導体レーザ素子の電極とヒートシ
ンクの間の空洞や、押圧力子の原因である半導体レーザ
素子表面の起伏や段差は取り除かれていないからである
。
改良とならず製造歩留りの大きな向上は望めない。なぜ
なら、ポンディングや組立工法の改良は、各チップ毎に
行なわねばならず、半導体レーザ素子の電極とヒートシ
ンクの間の空洞や、押圧力子の原因である半導体レーザ
素子表面の起伏や段差は取り除かれていないからである
。
本発明はかかる問題点に鑑みてなされたもので、簡単に
して、ポンディング時の押圧力子の劣化を防ぐ半導体レ
ーザ素子の製造方法を提供しようと本発明は上記問題点
を解決するために、各半導体レーザ素子を切り離す前に
ウェハの段階で、段差や起伏を持つ半導体レーザ素子表
面に、段差や起伏を埋込み表面を平坦化し得る平坦化層
を形成し、この平坦化層と半導体レーザ素子表面層を同
一エツチング除去でエツチングするドライエツチング条
件で、半導体レーザ素子表面層の突出部分までエツチン
グ除去することにより、半導体レーザ素子表面を平坦化
するものである。
して、ポンディング時の押圧力子の劣化を防ぐ半導体レ
ーザ素子の製造方法を提供しようと本発明は上記問題点
を解決するために、各半導体レーザ素子を切り離す前に
ウェハの段階で、段差や起伏を持つ半導体レーザ素子表
面に、段差や起伏を埋込み表面を平坦化し得る平坦化層
を形成し、この平坦化層と半導体レーザ素子表面層を同
一エツチング除去でエツチングするドライエツチング条
件で、半導体レーザ素子表面層の突出部分までエツチン
グ除去することにより、半導体レーザ素子表面を平坦化
するものである。
作用
本発明は上記の製造方法を用いることにより、半導体レ
ーザ素子表面を平坦化することによって、半導体レーザ
素子の電極とヒートシンクの間の空洞発生を防止し、も
って熱放散をよくし、ポンディングの熱圧着時に受ける
押圧力による歪を防ぐことにより、特性の向上、劣化防
止を可能にする。
ーザ素子表面を平坦化することによって、半導体レーザ
素子の電極とヒートシンクの間の空洞発生を防止し、も
って熱放散をよくし、ポンディングの熱圧着時に受ける
押圧力による歪を防ぐことにより、特性の向上、劣化防
止を可能にする。
実施例
第１図（ａ）〜（ｄ）は、本発明の一実施例における半
導体レーザ素子の製造工程を示す断面図である。
導体レーザ素子の製造工程を示す断面図である。
第１図（ａ）は通常のメサ埋込み構造の半導体レーザ素
子の断面図である。この構造はｎ−ＩｎＰ基板１上にｎ
−ＩｎＰバフ７７層２、工ｎＧａＡｓＰ活性層３、Ｐ−
ＩｎＰクラッド層４、Ｐ−Ｉｎ（ｒａＡｓＰ ：Ｉ
ｙタクト層５を液相エピタキシャル成長法（ＬＰＥ法）
により成長した後、エツチングによりＩｎＧａＡＳＰ活
性層３を細いストライプ状にする。さらにＰ−ＩｎＰ層
６、ｎ−ＩｎＰ 層７をＬＰＥ法により結晶成長し、メ
サ部を埋込む。このようにしてメサ埋込み構造半導体レ
ーザ素子を作製した場合、ｐ−ＩｎＧａＡｓＰコンタク
ト層５とｎ−４ｎＰ層７とで形成される半導体レーザ素
子表面には、段差や起伏が生じ、平坦にならない。これ
らの段差や起伏の発生は、メサ構造に埋込み成長をした
時のＬＰＥ成長の性質によるものである。
子の断面図である。この構造はｎ−ＩｎＰ基板１上にｎ
−ＩｎＰバフ７７層２、工ｎＧａＡｓＰ活性層３、Ｐ−
ＩｎＰクラッド層４、Ｐ−Ｉｎ（ｒａＡｓＰ ：Ｉ
ｙタクト層５を液相エピタキシャル成長法（ＬＰＥ法）
により成長した後、エツチングによりＩｎＧａＡＳＰ活
性層３を細いストライプ状にする。さらにＰ−ＩｎＰ層
６、ｎ−ＩｎＰ 層７をＬＰＥ法により結晶成長し、メ
サ部を埋込む。このようにしてメサ埋込み構造半導体レ
ーザ素子を作製した場合、ｐ−ＩｎＧａＡｓＰコンタク
ト層５とｎ−４ｎＰ層７とで形成される半導体レーザ素
子表面には、段差や起伏が生じ、平坦にならない。これ
らの段差や起伏の発生は、メサ構造に埋込み成長をした
時のＬＰＥ成長の性質によるものである。
半導体レーザ素子の熱による特性変動は大きく、できる
だけ熱放散をよくする必要がある。このため、通常活性
領域に近い表面をヒートシンクにポンディングしている
。しかし、メサ埋込み構造半導体レーザ素子の場合どう
しても表面に段差や起伏ができてしまう。これらの段差
や起伏は、半導体レーザ素子とヒートシンクの間に空洞
をつくる原因となシ熱放散を悪くしレーザ発振特性を悪
くするばかりでなく、ヒートシンクとの圧着時に半導体
レーザ素子表面の段差や起伏、いわゆる突出部に押圧力
が加わり半導体レーザ素子に歪が発生し、素子劣化の原
因となる。そこで、この実施例では半導体レーザ素子表
面の突出部をエツチングで除去し、平坦化しようとする
ものである。
だけ熱放散をよくする必要がある。このため、通常活性
領域に近い表面をヒートシンクにポンディングしている
。しかし、メサ埋込み構造半導体レーザ素子の場合どう
しても表面に段差や起伏ができてしまう。これらの段差
や起伏は、半導体レーザ素子とヒートシンクの間に空洞
をつくる原因となシ熱放散を悪くしレーザ発振特性を悪
くするばかりでなく、ヒートシンクとの圧着時に半導体
レーザ素子表面の段差や起伏、いわゆる突出部に押圧力
が加わり半導体レーザ素子に歪が発生し、素子劣化の原
因となる。そこで、この実施例では半導体レーザ素子表
面の突出部をエツチングで除去し、平坦化しようとする
ものである。
第１図（ｂ）において、段差や起伏のある半導体レーザ
素子表面に、平坦化層８を形成する。この平坦化層８は
、レジストを塗布することによって得られ、段差や起伏
はレジスト８を塗布することによって埋められ、レジス
ト８の表面はほぼ平坦となる。
素子表面に、平坦化層８を形成する。この平坦化層８は
、レジストを塗布することによって得られ、段差や起伏
はレジスト８を塗布することによって埋められ、レジス
ト８の表面はほぼ平坦となる。
第１図（Ｃ）において、レジスト８とｎ−ＩｎＰ層７を
同一エツチング速度でエツチングできるドライエツチン
グ条件でエツチングを行なう。上記エッチングは、リア
クティブイオンエツチング装置ドライエツチング装置）
において、パワー１６０Ｗ、ＣＣｌ４ガス流量５ ｓｅ
ｃＭ、真空度３ Ｘ １０ ’〒ｏｒｒにおいて得られ
る。このレジスト８とｎ−ＩｎＰ層７の等速エツチング
によってレジスト８表面形状のままエツチングが進む。
同一エツチング速度でエツチングできるドライエツチン
グ条件でエツチングを行なう。上記エッチングは、リア
クティブイオンエツチング装置ドライエツチング装置）
において、パワー１６０Ｗ、ＣＣｌ４ガス流量５ ｓｅ
ｃＭ、真空度３ Ｘ １０ ’〒ｏｒｒにおいて得られ
る。このレジスト８とｎ−ＩｎＰ層７の等速エツチング
によってレジスト８表面形状のままエツチングが進む。
つまり、平坦な表面のままｎ−ＩｎＰ層７のエツチング
が進む。このようにして、ｎ−ＩｎＰ層７層面表面出部
がほぼ除去されるまでエツチングを行なう。
が進む。このようにして、ｎ−ＩｎＰ層７層面表面出部
がほぼ除去されるまでエツチングを行なう。
第１図（ｄ）において、残っているレジスト８を除去す
ると、はぼ平坦な表面を持つメサ埋込み構造の半導体レ
ーザ素子が得られる。
ると、はぼ平坦な表面を持つメサ埋込み構造の半導体レ
ーザ素子が得られる。
これによシ、メサ埋込み構造の半導体レーザ素子からヒ
ートシンクへの熱放散をよくし、レーザ素子とヒートシ
ンクとの圧着時におけるレーザ素子の歪劣化を軽減でき
る。
ートシンクへの熱放散をよくし、レーザ素子とヒートシ
ンクとの圧着時におけるレーザ素子の歪劣化を軽減でき
る。
なお、上記実施例はＩ ｎ Ｐ／ＩｎＧａＡｓＰ系の半
導体レーザ素子を用いて説明したが、ＧａＡｓ／ＡＪＧ
ａＡｓ系や、その他の材料の半導体レーザ素子でもよく
、同様な効果を得ることができる。また、平坦化層にレ
ジストを用いているが、表面が平坦化され、かつ、下部
の半導体レーザ素子表面層と等速エツチングできるもの
であれば、他の材料でもかまわない。
導体レーザ素子を用いて説明したが、ＧａＡｓ／ＡＪＧ
ａＡｓ系や、その他の材料の半導体レーザ素子でもよく
、同様な効果を得ることができる。また、平坦化層にレ
ジストを用いているが、表面が平坦化され、かつ、下部
の半導体レーザ素子表面層と等速エツチングできるもの
であれば、他の材料でもかまわない。
次に本発明の他の実施例について第２図とともに説明す
る。
る。
第２図＜ｈ）〜（Ｃ）は、ＭＯＣＶ Ｉ）法により作製
した半導体レーザ素子の素子表面の段差を除去する工程
を示すものである。
した半導体レーザ素子の素子表面の段差を除去する工程
を示すものである。
ＭＯＣＶＤ法では段差上への成長を行なった場合、その
段差はそのまま保存されてしまう。したがってその表面
段差を除去することは重要である。その方法は先の実施
例と同様の方法による。すなわち第２図（ＩＬ）に示す
ＭＯＣｖＤ法で作製した半導体レーザ素子表面に第２図
（ｂ）のようにレジスト１６を塗布して、表面を平坦化
し、これを先の実施例と同じ条件でエツチングして、レ
ジスト１６続いてＰ−クラッド層をエツチング除去し、
素子表面を平坦化すると、第２図（０）に示すように表
面が平坦化された素子が得られ、熱放散特性をよくし、
押圧力士劣化が改善される。なお第２図において、１１
はｎ−ＩｎＰ基板、１２はＩｎＧａＡｓＰ活性層、１３
はＰ−ＩｎＰクラッド層、１４はｎ−ＩｎＰグロック層
、１５はＰ−ＩｎＰクラッド層を示す。
段差はそのまま保存されてしまう。したがってその表面
段差を除去することは重要である。その方法は先の実施
例と同様の方法による。すなわち第２図（ＩＬ）に示す
ＭＯＣｖＤ法で作製した半導体レーザ素子表面に第２図
（ｂ）のようにレジスト１６を塗布して、表面を平坦化
し、これを先の実施例と同じ条件でエツチングして、レ
ジスト１６続いてＰ−クラッド層をエツチング除去し、
素子表面を平坦化すると、第２図（０）に示すように表
面が平坦化された素子が得られ、熱放散特性をよくし、
押圧力士劣化が改善される。なお第２図において、１１
はｎ−ＩｎＰ基板、１２はＩｎＧａＡｓＰ活性層、１３
はＰ−ＩｎＰクラッド層、１４はｎ−ＩｎＰグロック層
、１５はＰ−ＩｎＰクラッド層を示す。
発明の効果
以上述べてきたように、本発明によれば、段差や起伏を
有する半導体レーザ素子表面をエッチングにより平坦化
することによシ、簡単にしてレーザ素子とヒートシンク
間の熱放散をよくし、圧着時における歪劣化を軽減でき
る。
有する半導体レーザ素子表面をエッチングにより平坦化
することによシ、簡単にしてレーザ素子とヒートシンク
間の熱放散をよくし、圧着時における歪劣化を軽減でき
る。
第１図（ａ）〜（＋１）は本発明の一実施例における半
導体レーザ素子の製造方法を説明するための断面図、第
２図（＆）〜（Ｃｔ）は本発明の他の実施例における半
導体レーザ素子の製造方法を説明するための断面図、第
３図は従来のメサ埋込み構造の半導体レーザ素子の断面
図、第４図は段差埋込み構造の半導体レーザ素子の断面
図である。 １・・・・・・ｎ−ＩｎＰ基板、２・・・・・・ｎ−Ｉ
ｎＰバッファ層、３・・・・・・ＩｎＧａＡｓＰ活性層
、４・・・・・・Ｐ−ＩｎＰクラッド層、５・・・・・
・Ｐ−ＩｎＧａＡｓＰコンタクト層、６・・・・・・Ｐ
−ＩｎＰ層、了・・・・・・ｎ−１ｎＰｌ、８・・・・
・・レジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名６・
−Ｐ−１ｎｐ層 ＠］図
導体レーザ素子の製造方法を説明するための断面図、第
２図（＆）〜（Ｃｔ）は本発明の他の実施例における半
導体レーザ素子の製造方法を説明するための断面図、第
３図は従来のメサ埋込み構造の半導体レーザ素子の断面
図、第４図は段差埋込み構造の半導体レーザ素子の断面
図である。 １・・・・・・ｎ−ＩｎＰ基板、２・・・・・・ｎ−Ｉ
ｎＰバッファ層、３・・・・・・ＩｎＧａＡｓＰ活性層
、４・・・・・・Ｐ−ＩｎＰクラッド層、５・・・・・
・Ｐ−ＩｎＧａＡｓＰコンタクト層、６・・・・・・Ｐ
−ＩｎＰ層、了・・・・・・ｎ−１ｎＰｌ、８・・・・
・・レジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名６・
−Ｐ−１ｎｐ層 ＠］図
Claims (2)
- （１）半導体レーザ素子表面をエッチングにより平坦化
する工程を含むことを特徴とする半導体レーザ素子の製
造方法。 - （２）平坦化する工程には、半導体レーザ素子表面の一
段差や起伏を埋込み、レーザ素子表面が平坦化し得る平
坦化層を半導体レーザ素子表面に形成する工程と、前記
平坦化層と半導体レーザ素子表面層とを同一エッチング
速度でエッチングすることができる条件でエッチングし
半導体レーザ素子表面層を平坦化する工程を含むことを
特徴とする特許請求の範囲第１項記載の半導体レーザ素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033785A JPS61180493A (ja) | 1985-02-05 | 1985-02-05 | 半導体レ−ザ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033785A JPS61180493A (ja) | 1985-02-05 | 1985-02-05 | 半導体レ−ザ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61180493A true JPS61180493A (ja) | 1986-08-13 |
Family
ID=12024322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2033785A Pending JPS61180493A (ja) | 1985-02-05 | 1985-02-05 | 半導体レ−ザ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180493A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189185A (ja) * | 1988-01-23 | 1989-07-28 | Nippon Telegr & Teleph Corp <Ntt> | 埋込み構造半導体レーザの製造方法 |
| JPH07162093A (ja) * | 1993-12-10 | 1995-06-23 | Nec Corp | 半導体レーザ及びその製造方法 |
| WO2005117217A1 (ja) * | 2004-05-26 | 2005-12-08 | Nippon Telegraph And Telephone Corporation | 半導体光素子及びその製造方法 |
-
1985
- 1985-02-05 JP JP2033785A patent/JPS61180493A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189185A (ja) * | 1988-01-23 | 1989-07-28 | Nippon Telegr & Teleph Corp <Ntt> | 埋込み構造半導体レーザの製造方法 |
| JPH07162093A (ja) * | 1993-12-10 | 1995-06-23 | Nec Corp | 半導体レーザ及びその製造方法 |
| WO2005117217A1 (ja) * | 2004-05-26 | 2005-12-08 | Nippon Telegraph And Telephone Corporation | 半導体光素子及びその製造方法 |
| US7701993B2 (en) | 2004-05-26 | 2010-04-20 | Nippon Telegraph And Telephone Corporation | Semiconductor optical device and a method of fabricating the same |
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