JPS61173520A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS61173520A JPS61173520A JP60016193A JP1619385A JPS61173520A JP S61173520 A JPS61173520 A JP S61173520A JP 60016193 A JP60016193 A JP 60016193A JP 1619385 A JP1619385 A JP 1619385A JP S61173520 A JPS61173520 A JP S61173520A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- logic circuit
- base
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、出力信号のアンダーシュー）Ｋよるスイッ
チング速度の遅延時間を改良した論理回路に関するもの
である。
チング速度の遅延時間を改良した論理回路に関するもの
である。
第２図はたとえば「ｐ８４三菱半導体データズック」
バイポーラディジタルＩ Ｃ（ＬＳＴＴＬＪ編、第２頁
〜第９頁忙記載された従来のＴＴＬ形論理回路である。
バイポーラディジタルＩ Ｃ（ＬＳＴＴＬＪ編、第２頁
〜第９頁忙記載された従来のＴＴＬ形論理回路である。
図忙おいて、１，２は入力端子、３は出力端子、４は電
源端子、５は接地端子、６゜７はＡＮＤ論理を構成する
ためのショットキバリ７ダイオード、８は信号の位相を
変換する位相分割用のトランジスタ、９は後述の出力用
のトランジスタ１２のベース電荷を放電するためのプル
ダワン用のトランジスタ、１Ｇ、ｔｌは出力端子に付加
される容量負荷を短時間に充電するための７クチイグプ
ルアツプ用のトランジスタ、１２は出力端子に印加され
る電流を流入する。出力用のトランジスタ、１３．１４
．１７はそれら忙接続されたトランジスタＶｃｔ流を供
給するための抵抗体、１５．１６は前記トランジスタ１
２のペース電荷をトランジスタ９に供給するための抵抗
体、１８は前記トランジスタ１１のペース電荷を放電す
るための抵抗体である。
源端子、５は接地端子、６゜７はＡＮＤ論理を構成する
ためのショットキバリ７ダイオード、８は信号の位相を
変換する位相分割用のトランジスタ、９は後述の出力用
のトランジスタ１２のベース電荷を放電するためのプル
ダワン用のトランジスタ、１Ｇ、ｔｌは出力端子に付加
される容量負荷を短時間に充電するための７クチイグプ
ルアツプ用のトランジスタ、１２は出力端子に印加され
る電流を流入する。出力用のトランジスタ、１３．１４
．１７はそれら忙接続されたトランジスタＶｃｔ流を供
給するための抵抗体、１５．１６は前記トランジスタ１
２のペース電荷をトランジスタ９に供給するための抵抗
体、１８は前記トランジスタ１１のペース電荷を放電す
るための抵抗体である。
従来の論理回路は上記のように構成され、その入力スレ
ッショルド電圧Ｖ？１１はトランジスタ８゜１２のペー
ス・エミッタ順方向電圧をそれぞれｖ■ｎ） 、ＶＮｙ
Ｂ６乃、ショットキバリアダイオード６゜７の順方向電
圧をｖｌｌＩＩＤ（４（つとすると・ＶＴ）Ｉ ＝Ｖｌ
ｌ（ａ） ＋ ＶＮ鵞（ｕ） −ＶＩＩＤ（４）（ｔ）
中０．７＋０．７−０．４５＝０．９５テ示３ レルｏ
コ’）場合、ｖｌｍｓ）ｌ Ｖｌ！（＋＊）’ｔ ０
．７ Ｖ 。
ッショルド電圧Ｖ？１１はトランジスタ８゜１２のペー
ス・エミッタ順方向電圧をそれぞれｖ■ｎ） 、ＶＮｙ
Ｂ６乃、ショットキバリアダイオード６゜７の順方向電
圧をｖｌｌＩＩＤ（４（つとすると・ＶＴ）Ｉ ＝Ｖｌ
ｌ（ａ） ＋ ＶＮ鵞（ｕ） −ＶＩＩＤ（４）（ｔ）
中０．７＋０．７−０．４５＝０．９５テ示３ レルｏ
コ’）場合、ｖｌｍｓ）ｌ Ｖｌ！（＋＊）’ｔ ０
．７ Ｖ 。
ＶＩＩＩＤ（４χ（７） を０．４５ Ｖとして計算し
ている。この回路において、入力端子１，２のいずれか
一方、ｔｒｓｋｔｒＮｉ万ＩＣ”Ｌ’ｆ）入力電圧ＶＩ
Ｌ （０，８Ｖ以下ンを印加すると、Ｖ＋ｐ ＜ ’Ｖ
ｔｕとなり、抵抗体１３１１ｔ通じて流れる電流はショ
ットキバリアダイオード６または７を導通状態忙して入
力端、子１，２から流れ出丁。このため、トランジスタ
８．１２ＩＣはペースｘｉが供給されず、トランジスタ
８．１２はオフ状態となり、かつ、トランジスタ１０．
１１はオン状態となり、出力端子３に１１流を流し、出
力端子３は急速Ｋ”Ｈ″となる。
ている。この回路において、入力端子１，２のいずれか
一方、ｔｒｓｋｔｒＮｉ万ＩＣ”Ｌ’ｆ）入力電圧ＶＩ
Ｌ （０，８Ｖ以下ンを印加すると、Ｖ＋ｐ ＜ ’Ｖ
ｔｕとなり、抵抗体１３１１ｔ通じて流れる電流はショ
ットキバリアダイオード６または７を導通状態忙して入
力端、子１，２から流れ出丁。このため、トランジスタ
８．１２ＩＣはペースｘｉが供給されず、トランジスタ
８．１２はオフ状態となり、かつ、トランジスタ１０．
１１はオン状態となり、出力端子３に１１流を流し、出
力端子３は急速Ｋ”Ｈ″となる。
次Ｋ、入力端子１，２の両方Ｋ ”Ｈ”の入力電圧Ｖ！
ｇ （２Ｖ以上）を印加スルト、ｖｌｌＩ＞ｖ？！Ｉト
ナり抵抗体１３を通じてトランジスタ８にペース電流を
供給し、トランジスタ８，１２をオン状態に、トランジ
スタ１Ｇ、Ｉｔをオフ状態にし、出力端子３は＠Ｌ″と
なる。
ｇ （２Ｖ以上）を印加スルト、ｖｌｌＩ＞ｖ？！Ｉト
ナり抵抗体１３を通じてトランジスタ８にペース電流を
供給し、トランジスタ８，１２をオン状態に、トランジ
スタ１Ｇ、Ｉｔをオフ状態にし、出力端子３は＠Ｌ″と
なる。
第２図の回路は以上説明したようＫ、入力端子１．２の
両方に′Ｈ″の電圧が印加された時のみ出力端子３は”
Ｌ”となり、入力端子１．２が他の条件では、出力端子
３は”Ｈ”となる２人力ＮＡＮＤ論理回路を示している
。
両方に′Ｈ″の電圧が印加された時のみ出力端子３は”
Ｌ”となり、入力端子１．２が他の条件では、出力端子
３は”Ｈ”となる２人力ＮＡＮＤ論理回路を示している
。
従来の論理回路は以上のよう忙構成されているので、出
力端子３が＠Ｌ”状態にあるときトランジスタ８のペー
ス電位Ｖ 、（、、は、 Ｖｌ（１） ＝Ｖｍｗ＜ｓ）＋Ｖｓ＋ｅｏ意） 中１．
４ ｖ トナッテいる。この状態で出力端子３に外来雑
音が印加され出力信号がある負電圧ｖＮＫアンダーシュ
ートすると第２図の回路図中に点線で示したようにトラ
ンジスタ１２０ベース−コレクタ間をクランプしている
ショットキパリ７ダイオードを通して出力端子３Ｖｃ［
流が流れ出し、Ｖ、（１）の電位が通常の１．４ｖより
小さくなる。このとき、入力電圧ｋｖＩＬを印加しても
出力端子３が＠Ｈ′″にならない状態が存在するため、
出力信号のスイッチング速度が通常の２〜３倍になって
しまう。
力端子３が＠Ｌ”状態にあるときトランジスタ８のペー
ス電位Ｖ 、（、、は、 Ｖｌ（１） ＝Ｖｍｗ＜ｓ）＋Ｖｓ＋ｅｏ意） 中１．
４ ｖ トナッテいる。この状態で出力端子３に外来雑
音が印加され出力信号がある負電圧ｖＮＫアンダーシュ
ートすると第２図の回路図中に点線で示したようにトラ
ンジスタ１２０ベース−コレクタ間をクランプしている
ショットキパリ７ダイオードを通して出力端子３Ｖｃ［
流が流れ出し、Ｖ、（１）の電位が通常の１．４ｖより
小さくなる。このとき、入力電圧ｋｖＩＬを印加しても
出力端子３が＠Ｈ′″にならない状態が存在するため、
出力信号のスイッチング速度が通常の２〜３倍になって
しまう。
、 第３図は通常の伝搬時間ｔ、 ｄ Ｉ と出力信号
がアンダーシュートしたため遅くなってしまった伝搬時
間ｔ、ｄ、について示した入力、出力信号波形図である
。第３図で２４は入力信号、２５は通常の伝搬時間ｔ、
ｄｌで応答する出力信号、２６はアンダーシュートした
ため忙伝搬時間がｔ、ｄ鵞のよう忙遅くなったときの出
力信号を示している。このと會、第３図に示すｔ、ｄｌ
の時間は、負電圧ｖＮの電圧を抵抗体１３．１４を通じ
て流れる電流（ＬＳＴＴＬ系で約１ｍＡ）Ｋより通常の
１Ｌ”電圧に充電するためにかかるものであるｃ−！た
、入力電圧にｖルを印加しても出力電圧が“Ｈ′″にな
らない条件は、次の条件を満たさないときである。
がアンダーシュートしたため遅くなってしまった伝搬時
間ｔ、ｄ、について示した入力、出力信号波形図である
。第３図で２４は入力信号、２５は通常の伝搬時間ｔ、
ｄｌで応答する出力信号、２６はアンダーシュートした
ため忙伝搬時間がｔ、ｄ鵞のよう忙遅くなったときの出
力信号を示している。このと會、第３図に示すｔ、ｄｌ
の時間は、負電圧ｖＮの電圧を抵抗体１３．１４を通じ
て流れる電流（ＬＳＴＴＬ系で約１ｍＡ）Ｋより通常の
１Ｌ”電圧に充電するためにかかるものであるｃ−！た
、入力電圧にｖルを印加しても出力電圧が“Ｈ′″にな
らない条件は、次の条件を満たさないときである。
Ｖｔｔ、＜ｖＴＨ（＝ＶＮ Ｖａｍｐ（＋＠ ＋Ｖ
ｍｍ（ａ）−Ｖｉｍｍ（ｎｓ（ｔ） ）これより、負電
圧ｖＮは ＶＮ＞ＶＩＬ−（ＶＮ１ｏ（＋２）＋Ｖ１ｇ（＠）−Ｖ
ＨＯ（４（ｙ） ）中０．８− （０，４５＋０．７
−０．４５ ）＝Ｑ、ｌｖ となる。
ｍｍ（ａ）−Ｖｉｍｍ（ｎｓ（ｔ） ）これより、負電
圧ｖＮは ＶＮ＞ＶＩＬ−（ＶＮ１ｏ（＋２）＋Ｖ１ｇ（＠）−Ｖ
ＨＯ（４（ｙ） ）中０．８− （０，４５＋０．７
−０．４５ ）＝Ｑ、ｌｖ となる。
上記のような従来の論理回路では、出力電圧がＯ，ｔ
Ｖ以下にアンダーシュートすれば、スイッチング速度に
影響を与え、負電圧ｖＮの値が負に大きい程スイッチン
グ速度はより遅延することＫなるという問題点があった
、 この発明は、かかる問題点を解決するためＫなされたも
ので、出力アンダーシュートを大電流で充電することに
より、スイッチング速度の遅延時間を改曳した論理回路
を得ることを目的とする。
Ｖ以下にアンダーシュートすれば、スイッチング速度に
影響を与え、負電圧ｖＮの値が負に大きい程スイッチン
グ速度はより遅延することＫなるという問題点があった
、 この発明は、かかる問題点を解決するためＫなされたも
ので、出力アンダーシュートを大電流で充電することに
より、スイッチング速度の遅延時間を改曳した論理回路
を得ることを目的とする。
この発明に係る論理回路は、コレクタが位相分割用のト
ランジスタのペースに接続された第１のトランジスタと
、アノードが第１のトランジスタのエミッタに接続され
、カソードが出力用のトランジスタに接続された整流素
子と、出力用のトランジスタのコレクタ電位が所定レベ
ル以下になると、前記第１のトランジスタが導通するよ
う忙この第１のトランジスタのペースと接地端子との間
に設けられたレベルシフト素子とｔ備えたものである。
ランジスタのペースに接続された第１のトランジスタと
、アノードが第１のトランジスタのエミッタに接続され
、カソードが出力用のトランジスタに接続された整流素
子と、出力用のトランジスタのコレクタ電位が所定レベ
ル以下になると、前記第１のトランジスタが導通するよ
う忙この第１のトランジスタのペースと接地端子との間
に設けられたレベルシフト素子とｔ備えたものである。
この発明においては、第１のトランジスタ番ま出力信号
が所定のレベル以下に７ンダーシユートするとオン状態
となることにより、出力電圧を高めるように大電流を供
給する回路をオン状態忙し、出力のアンダーシュートを
短時間で充電する。
が所定のレベル以下に７ンダーシユートするとオン状態
となることにより、出力電圧を高めるように大電流を供
給する回路をオン状態忙し、出力のアンダーシュートを
短時間で充電する。
第１図はこの発明の一実施例を示ｊ２人力ＮＡＮＤ論理
回路を示す図で、１９は出力が所定のレベルになるとオ
ン状態となる第１のトランジスタ、２０は前記出力端子
３からのｔ流流入を防止するために設けられたショット
キバリアダイオード、２１．２２はそれぞれレベルシフ
ト素子としてのＰＮダイオードとショットキバリアダイ
オード、２３は前記第１のトランジスタ１９にペース！
！流を供給する抵抗体を示す。なお、その他の符号は第
２図と同一のものを示す。
回路を示す図で、１９は出力が所定のレベルになるとオ
ン状態となる第１のトランジスタ、２０は前記出力端子
３からのｔ流流入を防止するために設けられたショット
キバリアダイオード、２１．２２はそれぞれレベルシフ
ト素子としてのＰＮダイオードとショットキバリアダイ
オード、２３は前記第１のトランジスタ１９にペース！
！流を供給する抵抗体を示す。なお、その他の符号は第
２図と同一のものを示す。
上記のように構成された論理回路においては、トランジ
スタ１９は次の条件を満足する場合にオン状態となり、
それ以外は従来の論理回路と同様の動作をする。
スタ１９は次の条件を満足する場合にオン状態となり、
それ以外は従来の論理回路と同様の動作をする。
ｖｌ ｇ （１ｇ） ＋Ｖ ｇ １０ （２６） ＋Ｖ
（１（Ｖ ｙ （２１） ＋ Ｖ Ｂ ＢＯ（２２）故
Ｋ、 Ｖｏ ＜ｖｙ（Ｂ ＋’／ｓｍｏ（２ｚ）−Ｖａｔ（＋
ｓ） Ｖａ＋＋ｏ（ｔｏ）中０．７＋０．４５−０．
７−０．４５＝ＯＶとなる。ここで、ｖｏは出力電圧、
ｖｒ（２１） ｋｔ ＰＮダイオード２１の順方向電圧
、ＶＩＩＥ（Ｉｌ＋）はトランジスタ１９のペース・エ
ミッタ間電圧−■１１１０（！Ｏ） ＋ＶＳＩＤ（ヤ）
はショットキバリアダイオード２０．２２のアノード
・カソード関電圧を示す。
（１（Ｖ ｙ （２１） ＋ Ｖ Ｂ ＢＯ（２２）故
Ｋ、 Ｖｏ ＜ｖｙ（Ｂ ＋’／ｓｍｏ（２ｚ）−Ｖａｔ（＋
ｓ） Ｖａ＋＋ｏ（ｔｏ）中０．７＋０．４５−０．
７−０．４５＝ＯＶとなる。ここで、ｖｏは出力電圧、
ｖｒ（２１） ｋｔ ＰＮダイオード２１の順方向電圧
、ＶＩＩＥ（Ｉｌ＋）はトランジスタ１９のペース・エ
ミッタ間電圧−■１１１０（！Ｏ） ＋ＶＳＩＤ（ヤ）
はショットキバリアダイオード２０．２２のアノード
・カソード関電圧を示す。
従って、出力電圧がＯｖ以下になると、第１のトランジ
スタ１９がオン状態となり、トランジスタ８はオフ状態
、トランジスタ１０．１１はオン状態となる。そうすれ
ば出力電圧ｖ０のアンダーシュートはトランジスタ１０
．１１から流れ出すｔｉ（ＬＳＴＴＬ系で約５０ ｍＡ
）で充電されるｋめに短時間で出力アンダーシュート
は回復することが出来る。出力電圧がＯｖ以上に達する
とトランジスタ１９はオフ状態となり、従来の論理回路
と同様の動作となる。
スタ１９がオン状態となり、トランジスタ８はオフ状態
、トランジスタ１０．１１はオン状態となる。そうすれ
ば出力電圧ｖ０のアンダーシュートはトランジスタ１０
．１１から流れ出すｔｉ（ＬＳＴＴＬ系で約５０ ｍＡ
）で充電されるｋめに短時間で出力アンダーシュート
は回復することが出来る。出力電圧がＯｖ以上に達する
とトランジスタ１９はオフ状態となり、従来の論理回路
と同様の動作となる。
なお、上記実施例では、２人力ＮＡＮＤ回路について説
明したが、トランジスタ８．１０，１１゜１２の回路構
成を、もつ論理回路であれば入力数。
明したが、トランジスタ８．１０，１１゜１２の回路構
成を、もつ論理回路であれば入力数。
動作機能が異なっていても上記実施例と同様の効果を奏
する。
する。
この発明は以上説明したとおり、コレクタが位相分割用
のトランジスタのペースに接続された第１のトランジス
タと、アノードがこの第１のトランジスタのエミッタに
接続され、カソードが出力用のトランジスタに接続され
た整流素子と、前記第１のトランジスタのペースと接地
端子との間にレベルシフト素子とを備えた構成を有する
ので、出力信号が所定のレベル以下になると出力に大電
流を供給することができるため、外来雑音などにより出
力アンダーシュートが発生しても瞬時忙回復し、スイッ
チング速度には悪影響を与えない論理回路が得られる効
果がある。
のトランジスタのペースに接続された第１のトランジス
タと、アノードがこの第１のトランジスタのエミッタに
接続され、カソードが出力用のトランジスタに接続され
た整流素子と、前記第１のトランジスタのペースと接地
端子との間にレベルシフト素子とを備えた構成を有する
ので、出力信号が所定のレベル以下になると出力に大電
流を供給することができるため、外来雑音などにより出
力アンダーシュートが発生しても瞬時忙回復し、スイッ
チング速度には悪影響を与えない論理回路が得られる効
果がある。
第１図はこの発明の一実施例を示すＴＴＬ系２人力ＮＡ
ＮＤ論理回路を示す図、第２図は従来例によるＴＴＬ系
２人力ＮＡＮＤ論理回路を示す図、第３図は入力、出力
信号波形図である。 図において、１，２は入力端子、３は出力端子、４は電
源端子、５は接地端子、６．７，２０．２２はショット
キパリ７ダイオード、１３，９．１０゜１１．１２．１
９はトランジスタ、１３，１４゜１５．１６．１７．１
８．２３は抵抗体、２１はＰＮダイオードである。 なお、各図中の同一符号は同一または祖当部分を示す。 代理人 大 岩 増 雄 （外２名）第１＠ ２１ ： ＰＮクイオード 第２図 第３図 手続補正書（自発） 、事件の表示 特願昭６０−０１６１９３号ｉ８発
明の名称 論理回路 １、補正をする者 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （＋） 明細書の特許請求の範囲の欄を別紙のように
補正する。 （２）同じく第２頁１０行の「第２頁〜第９頁」を、「
第２〜９頁」と補正する。 （３）同じく第６頁４行（Ｄ ｒ （＝ Ｖ Ｎ Ｖ
ｓ＠ＯＬ＋２１＋Ｖｓ ＊ ＋ｇ＋ Ｖｇ ｍ ｅ
＋ａ＋＋＋ｙ＋Ｊを、ｒ （＝ Ｖ Ｎ十”ｓ ＊ Ｏ
＋ｔｚ＋＋Ｖｓ ｔｓ （ＨＶｘ ＠ ｏ（ｆｉｌ、＋
７１ Ｊと補正する。 （４）同じく第７頁４〜５行、第１０頁１行の「トラン
ジスタに接続された」を、それぞれ［トランジスタのコ
レクタに接続された」と補正する。 （５）同じく第８頁１０行の「それ以外は従来の」を、
「それ以外は、トランジスタがオフ状態となり従来の」
と補正する。 以 上 ２、特許請求の範囲 位相分割用のトランジスタと、ベースが前記位相分割用
のトランジスタのエミッタに接続され、エミッタが接地
端子に接続され、コレクタが出力端子に接続された出力
用のトランジスタと、前記位相分割用のトランジスタと
前記出力用のトランジスタとの間に一つ以上のトランジ
スタを含んだアクティブプルアップ回路を介在させた論
理回路において、コレクタが前記位相分割用のトランジ
スタのベースに接続された第１のトランジスタと、アノ
ードが前記第１のトランジスタのエミッタに接続されカ
ソードが前記出力用のトランジスターの一コレクタに接
続された整流素子と、前記出力用のトランジスタのコレ
クタ電位が所定レベル以下になると前記第１のトランジ
スタを導通させる前記第１のトランジスタのベースと接
地端子との間に設けられたレベルシフト素子とを備えた
ことを特徴とする論理回路。
ＮＤ論理回路を示す図、第２図は従来例によるＴＴＬ系
２人力ＮＡＮＤ論理回路を示す図、第３図は入力、出力
信号波形図である。 図において、１，２は入力端子、３は出力端子、４は電
源端子、５は接地端子、６．７，２０．２２はショット
キパリ７ダイオード、１３，９．１０゜１１．１２．１
９はトランジスタ、１３，１４゜１５．１６．１７．１
８．２３は抵抗体、２１はＰＮダイオードである。 なお、各図中の同一符号は同一または祖当部分を示す。 代理人 大 岩 増 雄 （外２名）第１＠ ２１ ： ＰＮクイオード 第２図 第３図 手続補正書（自発） 、事件の表示 特願昭６０−０１６１９３号ｉ８発
明の名称 論理回路 １、補正をする者 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （＋） 明細書の特許請求の範囲の欄を別紙のように
補正する。 （２）同じく第２頁１０行の「第２頁〜第９頁」を、「
第２〜９頁」と補正する。 （３）同じく第６頁４行（Ｄ ｒ （＝ Ｖ Ｎ Ｖ
ｓ＠ＯＬ＋２１＋Ｖｓ ＊ ＋ｇ＋ Ｖｇ ｍ ｅ
＋ａ＋＋＋ｙ＋Ｊを、ｒ （＝ Ｖ Ｎ十”ｓ ＊ Ｏ
＋ｔｚ＋＋Ｖｓ ｔｓ （ＨＶｘ ＠ ｏ（ｆｉｌ、＋
７１ Ｊと補正する。 （４）同じく第７頁４〜５行、第１０頁１行の「トラン
ジスタに接続された」を、それぞれ［トランジスタのコ
レクタに接続された」と補正する。 （５）同じく第８頁１０行の「それ以外は従来の」を、
「それ以外は、トランジスタがオフ状態となり従来の」
と補正する。 以 上 ２、特許請求の範囲 位相分割用のトランジスタと、ベースが前記位相分割用
のトランジスタのエミッタに接続され、エミッタが接地
端子に接続され、コレクタが出力端子に接続された出力
用のトランジスタと、前記位相分割用のトランジスタと
前記出力用のトランジスタとの間に一つ以上のトランジ
スタを含んだアクティブプルアップ回路を介在させた論
理回路において、コレクタが前記位相分割用のトランジ
スタのベースに接続された第１のトランジスタと、アノ
ードが前記第１のトランジスタのエミッタに接続されカ
ソードが前記出力用のトランジスターの一コレクタに接
続された整流素子と、前記出力用のトランジスタのコレ
クタ電位が所定レベル以下になると前記第１のトランジ
スタを導通させる前記第１のトランジスタのベースと接
地端子との間に設けられたレベルシフト素子とを備えた
ことを特徴とする論理回路。
Claims (1)
- 位相分割用のトランジスタと、ベースが前記位相分割用
のトランジスタのエミッタに接続され、エミッタが接地
端子に接続され、コレクタが出力端子に接続された出力
用のトランジスタと、前記位相分割用のトランジスタと
前記出力用のトランジスタとの間に１つ以上のトランジ
スタを含んだアクティブプルアップ回路を介在させた論
理回路において、コレクタが前記位相分割用のトランジ
スタのベースに接続された第１のトランジスタと、アノ
ードが前記第１のトランジスタのエミッタに接続されカ
ソードが前記出力用のトランジスタに接続された整流素
子と、前記出力用のトランジスタのコレクタ電位が所定
レベル以下になると前記第１のトランジスタを導通させ
る前記第１のトランジスタのベースと接地端子との間に
設けられたレベルシフト素子とを備えたことを特徴とす
る論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016193A JPS61173520A (ja) | 1985-01-28 | 1985-01-28 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016193A JPS61173520A (ja) | 1985-01-28 | 1985-01-28 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61173520A true JPS61173520A (ja) | 1986-08-05 |
Family
ID=11909672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016193A Pending JPS61173520A (ja) | 1985-01-28 | 1985-01-28 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61173520A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01256217A (ja) * | 1988-04-05 | 1989-10-12 | Nec Corp | Ｔｔｌ論理回路 |
-
1985
- 1985-01-28 JP JP60016193A patent/JPS61173520A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01256217A (ja) * | 1988-04-05 | 1989-10-12 | Nec Corp | Ｔｔｌ論理回路 |
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