JPS61170032A - 集積回路のマスク位置合せ用アライメントマ−ク - Google Patents

集積回路のマスク位置合せ用アライメントマ−ク

Info

Publication number
JPS61170032A
JPS61170032A JP60010489A JP1048985A JPS61170032A JP S61170032 A JPS61170032 A JP S61170032A JP 60010489 A JP60010489 A JP 60010489A JP 1048985 A JP1048985 A JP 1048985A JP S61170032 A JPS61170032 A JP S61170032A
Authority
JP
Japan
Prior art keywords
alignment mark
mask
wafer
alignment
mark
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60010489A
Other languages
English (en)
Inventor
Hiroyuki Kitagawa
裕之 北川
Minoru Hori
堀 稔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP60010489A priority Critical patent/JPS61170032A/ja
Publication of JPS61170032A publication Critical patent/JPS61170032A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路の製造工程におけるマスク位置合せ用
アライメントマークに関し、とくにフォトリソグラフィ
工程の露光作業におけるフォトマスクの位置合せ作業に
使用されるアライメントマークの改良に関するものであ
る。
〔従来の技術〕
集積回路の製造工程において、フォトリソグラフィの工
程は最も重要な工程の一つであシ、なかでも露光作業に
おけるフォトマスクの位置合せは集積回路の製造工程の
うちの重要な要件である。
従来、マスク合せ作業はマスクとウェファ上に刻印した
特殊なアライメントマークにより行っている。従来使用
されているアライメントマークの2種の例を第3図aお
よびbに示す。31はウェファ上に刻印されたマークで
、32はマスク上に刻印されたマークである。
〔発明が解決しようとする問題点〕
集積回路の微細化に伴ない、マスクパターンが細かくな
り、従来使用されているアライメント1−りでは、マス
クとウェファの微妙なずれを確認することが困難となっ
てきた。
〔問題点を解決するための手段〕
本発明は従来の問題点を解決するため、ウェファ上に刻
印した縞パターンからなるアライメントマークと、マス
ク上に刻印した、ウェファ上の縞パターンと同一寸法、
同一周期の縞パターンからなるアライメントマークとの
両者を重ね合せて使用するアライメントマークの構成を
特徴とするものである。
〔作 用〕
本発明は、ウェファ上およびマスク上に刻印したそれぞ
れ同一寸法、同一周期の縞パターンのアライメントマー
ク同士を重ね合せたとき、ウェファおよびマスクの位置
ずれがあると、ウェファ上およびマスク上に刻印した縞
パターンのモアレ縞となってあられれ、容易に位置ずれ
を確認できる。
以下図面によシ説明する。
〔実施例〕
第1図aおよびbに、本発明の実施例を示す。
1はウェファ上のマーク、3はウェファ上に刻印した縞
パターンのアライメントマーク、2はマスク上のマーク
、4はマスク上に刻印した縞パターンのアライメントマ
ークである。
第1図aおよびbに示したアライメントマークを使用し
てマスクの位置合せを行なう場合、ウェファ上に刻印し
た縞パターン3のアライメントマークとマスク上に刻印
した縞パターン4のアライメントマーク同士を重ねると
、もし両者に位置ずれがあるときは、アライメントマー
クの縞パターンのモアレ縞となってあられれ、位置のず
れてることが確認できる。両者の微妙な位置ずれも、間
隔の粗いモアレ縞となり、容易に確認できる。
また回転方向のずれも縞のあられれる方向により容易に
検出できる。たとえば第2図に示すように、ずれが生じ
た場合、点線で示すような方向に垂直にモアレ縞があら
れれる。なお、縞パターンの一例として、本実施例の場
合1μm間隔70本の縞パターンのアライメントマーク
を使用した。
〔発明の効果〕
以上述べたように、本発明のアライメントマークを使用
することにより、ウェファおよびマスクの位置に僅かな
ずれがあっても、アライメントマークの縞パターン間隔
の粗いモアレ縞となってあられれることから、微妙なず
れを容易に検出できる。またモアレ縞の発生する方向か
ら、回転方向のずれも容易に確認できる。
【図面の簡単な説明】
第1図aおよびbは本発明のアライメントマークの実施
例、第2図は本発明のアライメントマークを使用した場
合のモアレ縞の発生する状態を示す図、第3図aおよび
bはそれぞれ従来のアライメントマークの例を示す図で
ある。 1・・・ウェファ上のマーク、2・・・マスク上のマー
ク、 3.4・・・縞パターン、31・・・ウェファ上
に刻印されたマーク、32・・・マスク上に刻印された
マニク。 特許出願人 住友電気工業株式会社 代理人弁理士 玉 蟲 久 五 部 第  1  図 第  2  図 31: ウェブ 62:マスク 6図 T上に刻印されたマーク 上に刻印されたマーク

Claims (1)

  1. 【特許請求の範囲】 集積回路の製造工程の一つのフォトリソグラフィ工程に
    おけるフォトマスク位置合せ用アライメントマークであ
    つて、 ウエフア上に刻印した縞パターンからなるアライメント
    マークと、 マスク上に刻印した、前記ウエフア上に刻印したアライ
    メントマークの縞パターンと同一寸法でかつ同一周期の
    縞パターンからなるアライメントマークと からなることを特徴とする集積回路のマスク位置合せ用
    アライメントマーク。
JP60010489A 1985-01-23 1985-01-23 集積回路のマスク位置合せ用アライメントマ−ク Pending JPS61170032A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60010489A JPS61170032A (ja) 1985-01-23 1985-01-23 集積回路のマスク位置合せ用アライメントマ−ク

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60010489A JPS61170032A (ja) 1985-01-23 1985-01-23 集積回路のマスク位置合せ用アライメントマ−ク

Publications (1)

Publication Number Publication Date
JPS61170032A true JPS61170032A (ja) 1986-07-31

Family

ID=11751585

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60010489A Pending JPS61170032A (ja) 1985-01-23 1985-01-23 集積回路のマスク位置合せ用アライメントマ−ク

Country Status (1)

Country Link
JP (1) JPS61170032A (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0638483U (ja) * 1992-10-30 1994-05-24 株式会社 神崎高級工機製作所 移植機のマルチカット装置
US6638671B2 (en) 2001-10-15 2003-10-28 International Business Machines Corporation Combined layer-to-layer and within-layer overlay control system
US7439001B2 (en) 2005-08-18 2008-10-21 International Business Machines Corporation Focus blur measurement and control method
US7455939B2 (en) 2006-07-31 2008-11-25 International Business Machines Corporation Method of improving grating test pattern for lithography monitoring and controlling
US7474401B2 (en) 2005-09-13 2009-01-06 International Business Machines Corporation Multi-layer alignment and overlay target and measurement method
US7473502B1 (en) 2007-08-03 2009-01-06 International Business Machines Corporation Imaging tool calibration artifact and method
US7626702B2 (en) 2003-11-19 2009-12-01 International Business Machines Corporation Overlay target and measurement method using reference and sub-grids
US7879515B2 (en) 2008-01-21 2011-02-01 International Business Machines Corporation Method to control semiconductor device overlay using post etch image metrology
US9097989B2 (en) 2009-01-27 2015-08-04 International Business Machines Corporation Target and method for mask-to-wafer CD, pattern placement and overlay measurement and control
US9927718B2 (en) 2010-08-03 2018-03-27 Kla-Tencor Corporation Multi-layer overlay metrology target and complimentary overlay metrology measurement systems
US10890436B2 (en) 2011-07-19 2021-01-12 Kla Corporation Overlay targets with orthogonal underlayer dummyfill

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0638483U (ja) * 1992-10-30 1994-05-24 株式会社 神崎高級工機製作所 移植機のマルチカット装置
US6638671B2 (en) 2001-10-15 2003-10-28 International Business Machines Corporation Combined layer-to-layer and within-layer overlay control system
US7626702B2 (en) 2003-11-19 2009-12-01 International Business Machines Corporation Overlay target and measurement method using reference and sub-grids
US7439001B2 (en) 2005-08-18 2008-10-21 International Business Machines Corporation Focus blur measurement and control method
US7876439B2 (en) 2005-09-13 2011-01-25 International Business Machines Corporation Multi layer alignment and overlay target and measurement method
US7474401B2 (en) 2005-09-13 2009-01-06 International Business Machines Corporation Multi-layer alignment and overlay target and measurement method
US8107079B2 (en) 2005-09-13 2012-01-31 International Business Machines Corporation Multi layer alignment and overlay target and measurement method
US8339605B2 (en) 2005-09-13 2012-12-25 International Business Machines Corporation Multilayer alignment and overlay target and measurement method
US7585601B2 (en) 2006-07-31 2009-09-08 International Business Machines Corporation Method to optimize grating test pattern for lithography monitoring and control
US7455939B2 (en) 2006-07-31 2008-11-25 International Business Machines Corporation Method of improving grating test pattern for lithography monitoring and controlling
US7473502B1 (en) 2007-08-03 2009-01-06 International Business Machines Corporation Imaging tool calibration artifact and method
US7879515B2 (en) 2008-01-21 2011-02-01 International Business Machines Corporation Method to control semiconductor device overlay using post etch image metrology
US9097989B2 (en) 2009-01-27 2015-08-04 International Business Machines Corporation Target and method for mask-to-wafer CD, pattern placement and overlay measurement and control
US9927718B2 (en) 2010-08-03 2018-03-27 Kla-Tencor Corporation Multi-layer overlay metrology target and complimentary overlay metrology measurement systems
US10527954B2 (en) 2010-08-03 2020-01-07 Kla-Tencor Corporation Multi-layer overlay metrology target and complimentary overlay metrology measurement systems
US10890436B2 (en) 2011-07-19 2021-01-12 Kla Corporation Overlay targets with orthogonal underlayer dummyfill

Similar Documents

Publication Publication Date Title
KR970010666B1 (ko) 반도체 소자의 패턴 중첩오차 측정방법
JPS61170032A (ja) 集積回路のマスク位置合せ用アライメントマ−ク
US7160656B2 (en) Method for determining pattern misalignment over a substrate
US3861798A (en) Mask for aligning patterns
JP2001093820A (ja) マーク、アライメントマーク、合わせずれ測定用マーク、フォトマスク、及び、半導体ウェーハ
JP3552884B2 (ja) 重ね合わせ精度測定用パターン
JP4390355B2 (ja) 半導体集積回路用レチクル
JP3580992B2 (ja) フォトマスク
JPS6219856A (ja) パタ−ン被形成基板の位置合わせ方法
JPS5963728A (ja) 半導体装置の製造方法
JPH02154101A (ja) 半導体装置の製造装置
JPS62247525A (ja) アライメント方法
KR20000045355A (ko) 반도체 소자의 중첩마크
KR100220238B1 (ko) 반도체 소자의 층간 중첩도 측정용 포토마스크 형성방법
JPS622764Y2 (ja)
JP2513540Y2 (ja) アライメント測定装置
JPH05234840A (ja) 半導体集積回路装置
JPS60145618A (ja) 半導体装置の製造方法
JPS62147729A (ja) 半導体装置の製造方法
KR20040059251A (ko) 하나의 레이어에 다수의 박스형 마크를 갖는 중첩측정용정렬마크
JPS56169329A (en) Manufacture of integrated circuit
JPH0226636Y2 (ja)
JPH06275695A (ja) 目合せズレ測定パターン、目合せズレ測定方法及びそれによる目合せ方法
JPH03137646A (ja) 縮小投影露光装置用レチクル
JPH0770575B2 (ja) 半導体装置