JPS61165882A - Semiconductor memory circuit - Google Patents
Semiconductor memory circuitInfo
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- JPS61165882A JPS61165882A JP60006404A JP640485A JPS61165882A JP S61165882 A JPS61165882 A JP S61165882A JP 60006404 A JP60006404 A JP 60006404A JP 640485 A JP640485 A JP 640485A JP S61165882 A JPS61165882 A JP S61165882A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、牛導体メモリに関するものであり、特に１チ
ツプマイクロコンピユータのＲＡＭ、（ランダムアクセ
スメモリ）に用いられるものである。DETAILED DESCRIPTION OF THE INVENTION FIELD OF INDUSTRIAL APPLICATION The present invention relates to a conductive memory, particularly for use in a RAM (random access memory) of a one-chip microcomputer.
従来の技術
第２図に従来のＲＡＭ回路の列を示す。２１゜２２はイ
ンバータ、２３．２４はＭＯＳトランジスタである。2. Prior Art FIG. 2 shows a row of conventional RAM circuits. 21 and 22 are inverters, and 23 and 24 are MOS transistors.
インバータ２１の出力は、インバータ２２の入力に、イ
ンバータ２２の出力は、インバータ２１の入力に各々接
続され、いわゆる、環状結合されている。インバータ２
１０入力は、ＭＯＳトランジスタ２４の端子２６に、イ
ンバータ２２０入力は、Ｍｏ３）ランジスタ２３の端子
２６に各々接続されている。The output of the inverter 21 is connected to the input of the inverter 22, and the output of the inverter 22 is connected to the input of the inverter 21, so that they are connected in a so-called ring. Inverter 2
The 10 inputs are connected to the terminal 26 of the MOS transistor 24, and the inverter 220 input is connected to the terminal 26 of the Mo3) transistor 23, respectively.
Ｍｏ８）う／ラスタ２３のゲート２７を閉じておき、′
ＭＯＳトランジスタ２４のゲート２８を開いて、端子２
９に１ハイ”レベルを加える゛と、端子２６が、１ハイ
”レベルとなり、インバータ２１の出力が“−ロー”レ
ベルとなる。インバータ２２の入力が、１０−”レベル
となるから、出力は”ハイ”レベルと４す、ＭＯＳトラ
ンジスタ２４のゲート２８が閉じてもこの状態が保持さ
れる。この状態のとき、ＭｏＳトランジスタ２３のゲー
トを開くと端子２６が゛ロー”レベルであるから、端子
３０に１０−”レベルが出力される。Mo8) U/Close the gate 27 of raster 23, and
The gate 28 of the MOS transistor 24 is opened and the terminal 2
When 1 high level is added to 9, the terminal 26 becomes 1 high level, and the output of the inverter 21 becomes 1 low level. Since the input of the inverter 22 is at the 10-" level, the output is at the "high" level, and this state is maintained even when the gate 28 of the MOS transistor 24 is closed. In this state, the MoS transistor 23 When the gate is opened, since the terminal 26 is at a low level, a 10-'' level is output to the terminal 30.
以上のように、書き込み、記録、読み出しが行なわれる
。Writing, recording, and reading are performed as described above.
発明が解決しようとする問題点
上述した、従来の生導体メモリ回路においては、電源投
入時端子２５．（２６）の状態は”ノ・イ”。Problems to be Solved by the Invention In the conventional raw conductor memory circuit described above, when the power is turned on, the terminal 25. The state of (26) is “no-y”.
“ロー”いずれの状態になるか定まらず、こうした生導
体回路を、１チツプマイクロコンピユータのメモリとし
て用いた場合、電源投入時に初期設定の必要がある。−
こうした問題点を鑑み本発明は、電源投入時の状態を任
意に決定しようとするものである。The "low" state is not determined, and when such a live conductor circuit is used as a memory for a one-chip microcomputer, initial settings must be made when the power is turned on. −
In view of these problems, the present invention attempts to arbitrarily determine the state when the power is turned on.
問題点を解決するだめの手段
本発明は、上記従来列の問題点、すなわち、電源投入時
に、端子２５．（２６，）を、１ノ・イ”。Means for Solving the Problems The present invention solves the problems of the conventional series described above, namely, when the power is turned on, the terminal 25. (26,), 1 no i”.
１０−“いずれか所定の状態に固定しようとするもので
ある。10-“It is intended to be fixed in some predetermined state.
すなわち、環状結合インバータの一方の端子２５、（２
６）を抵抗を介し、電源あるいは接地する事で、１ハイ
”、＠ロー”いずれか所定の状態に固定するものである
。That is, one terminal 25, (2
6) is fixed to a predetermined state, either 1 high" or @low, by connecting it to a power supply or grounding through a resistor.
作 用
従来列において、インバータ２１．２２は、各々正帰環
で接続されており、電源投入時、各々のインバータの出
力の状態のバランスで、一方が、１ハイ”レベルになり
かけると他方の出力は、１０−”になりかけ、これが正
帰環されて、状態が決まってしまう。In the conventional series, the inverters 21 and 22 are connected in a positive-feedback loop, and when the power is turned on, the output of each inverter is balanced, and when one of the inverters approaches the 1 high level, the output of the other becomes high. The output is about to become 10-'', and this is looped back to determine the state.
そこで、′ハイ”、１０−”いずれかになりやすい状態
を作っておけば、電源投入時には、そのなりやすい状態
に定まり、電源投入時の状態を固定することができる。Therefore, if a state is created that is likely to be either 'high' or '10-', the state that is likely to occur will be set when the power is turned on, and the state at the time of power-on can be fixed.
実権例 第１図に本発明の実権列を示す。example of real power FIG. 1 shows the real power sequence of the present invention.
１０１．１０２はインバータ、１０３ 、１０４はｍｏ
ｓトランジスタ、１０６は抵抗である。101 and 102 are inverters, 103 and 104 are mo
s transistor, 106 is a resistor.
インバータ１０１の出力は、インバータ１０２の入力に
、インバータ１０２の出力は、インバータ１０１の入力
に接続される。インバータ１０１の出力は、ＭＯＳ）ラ
ンジスタ１０４の端子１０７に接続され、インバータ１
０２の出カバ、ＭＯＳトランジスタ１０３の端子１０８
１Ｃ接続される。The output of inverter 101 is connected to the input of inverter 102, and the output of inverter 102 is connected to the input of inverter 101. The output of the inverter 101 is connected to the terminal 107 of the MOS transistor 104, and the inverter 101 is connected to the terminal 107 of the MOS transistor 104.
Output cover of 02, terminal 108 of MOS transistor 103
1C connected.
抵抗１０６は、一方は接地され他方は、端子１０８に接
続されている。抵抗１０６は、一方は接地され、他方は
開放の状態である。One end of the resistor 106 is grounded, and the other end is connected to the terminal 108. One end of the resistor 106 is grounded and the other end is open.
電源投入時の本実袴例の動作について説明する。The operation of the Honjitsu Hakama example when the power is turned on will be explained.
電源電圧が上昇して行くと、インバータ１０１゜１０２
は“ハイ”、１０−”いずれかの状態になろうとするが
、端子１０８は抵抗１０６を介して接地されており、イ
ンバータ１０１０入力は１０−”の状態を保ちながら、
電源電圧は所定の電位まで上昇する。故に、インバータ
１０１の出力は蓋ハイ”レベルとなり、インバータ１０
２の出力は、ローレベルとなる。As the power supply voltage increases, the inverter 101゜102
tries to go to either the "high" or 10-" state, but the terminal 108 is grounded through the resistor 106, and the inverter 1010 input maintains the 10-" state.
The power supply voltage rises to a predetermined potential. Therefore, the output of the inverter 101 becomes the lid high level, and the inverter 10
The output of 2 becomes low level.
このように電源投入時の状態が決定される。In this way, the state at power-on is determined.
次にこの状態を読み出すには、ＭＯＳトランジスタ１０
３のゲート１０９を開くと、端子１１０に１０−ルベル
が出力される。Next, to read this state, the MOS transistor 10
When the gate 109 of 3 is opened, 10-level is outputted to the terminal 110.
通常の動作状態において書き込み動作について説明する
。ＭＯＳ）ランジスタ１０３のゲート１０９を閉じてお
き、ＭＯＳトランジスタ１ｏ４のゲート１１１を開き、
端子１１２に１０−”レベルを加えると端子１０７は１
０ルベルとなり、インバータ１０２の出力は、１ハイ”
レベルとなシ、よって、インバータ１０１の出力は１０
−”レベルとなる。ＭＯＳトランジスタ１０４のゲート
１１１を閉じても、この状態は保持され、書き込み動作
ができる。A write operation will be explained in a normal operating state. MOS) Keep the gate 109 of the transistor 103 closed, open the gate 111 of the MOS transistor 1o4,
When a 10-” level is applied to terminal 112, terminal 107 becomes 1.
0 level, and the output of the inverter 102 is 1 high.
Therefore, the output of inverter 101 is 10
-" level. Even if the gate 111 of the MOS transistor 104 is closed, this state is maintained and a write operation can be performed.
また、第１図示の回路で、抵抗１０６が端子１０８へ接
続されているのを開放し、抵抗１０６を端子１０７に接
続すると電源投入時の初期状態として、端子１０Ｂの状
態を＠Ｉ・イ”レベルにすることができる。In addition, in the circuit shown in the first diagram, if the connection of the resistor 106 to the terminal 108 is opened and the resistor 106 is connected to the terminal 107, the state of the terminal 10B is set as the initial state when the power is turned on. can be leveled.
上記実抱的におい、ては、抵抗を接地する場合を説明し
た゛が、電源に接続した場合も、同様の初期設定が行な
える。端子１０８を抵抗を介して電源に接続した場合に
は、端子１０５Ｉの電源投入時の状態は、１八イ”レベ
ルとなり、端子１０７を抵抗を介して電源に接続した場
合には、端子１０８は１０−”レベルとなる。In the above practical case, the case where the resistor is grounded has been explained, but the same initial setting can be performed when the resistor is connected to the power supply. When the terminal 108 is connected to the power supply through a resistor, the state of the terminal 105I when the power is turned on is 18" level. When the terminal 107 is connected to the power supply through the resistor, the state of the terminal 105I is 18" level. 10-” level.
発明の効果
本発明の牛導体メモリ回路を１チツプマイクロコ／ピユ
ータのメモリに用いた場合、電源投入時に初期設定の必
要がなくなる。Effects of the Invention When the conductor memory circuit of the present invention is used as a memory for a one-chip microcomputer/computer, there is no need for initial settings when the power is turned on.
さらに、初期の状態は、任意に設定できる為、初期の状
態により、マイクロコンピュータの機能を、変えること
ができ、マイクロコンピュータに同一のプログラムを搭
載していても、異なった機能として用いる事が可能とな
る。Furthermore, since the initial state can be set arbitrarily, the functions of the microcomputer can be changed depending on the initial state, and even if the microcomputer is equipped with the same program, it can be used for different functions. becomes.
第１図は、本発明の実抱列牛導体メモリ回路図、第２図
は従来列メモリ回路図である。
１０１．１０２・・・ψ・・インバータ、１０３ 、１
０４・・・・・・ＭＯＳ）ランジスタ、１０Ｓ 、 １
０６・・・・・・抵抗。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
第２図FIG. 1 is a circuit diagram of an actual column conductor memory according to the present invention, and FIG. 2 is a circuit diagram of a conventional column memory. 101.102...ψ...Inverter, 103, 1
04...MOS) transistor, 10S, 1
06...Resistance. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure 2
Claims (1)
界効果型トランジスタ）を具備し、第１のインバータの
出力を第２のインバータの入力ゲートに、前記第２のイ
ンバータの出力を前記第１のインバータの入力ゲートに
接続し、上記２個のインバータの出力を、それぞれ、上
記２個のＭＯＳトランジスタのソースまたは、ドレイン
に接続し、上記、２個のインバータの入力の内、どちら
か一方を、抵抗を介して、電源あるいは接地してなるこ
とを特徴とする半導体メモリ回路。It is equipped with two inverters and two MOS transistors (field effect transistors), the output of the first inverter is connected to the input gate of the second inverter, and the output of the second inverter is connected to the input gate of the first inverter. The outputs of the two inverters are connected to the sources or drains of the two MOS transistors, and one of the inputs of the two inverters is connected to the input gate of the resistor. A semiconductor memory circuit characterized in that it is connected to a power supply or a ground via a semiconductor memory circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006404A JPS61165882A (en) | 1985-01-17 | 1985-01-17 | Semiconductor memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006404A JPS61165882A (en) | 1985-01-17 | 1985-01-17 | Semiconductor memory circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61165882A true JPS61165882A (en) | 1986-07-26 |
Family
ID=11637429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006404A Pending JPS61165882A (en) | 1985-01-17 | 1985-01-17 | Semiconductor memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165882A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255593A (en) * | 1985-05-09 | 1986-11-13 | Seiko Instr & Electronics Ltd | Semiconductor memory device |
| JPS63144489A (en) * | 1986-12-08 | 1988-06-16 | Toshiba Corp | Semiconductor storage device |
| JP2007059044A (en) * | 2005-07-29 | 2007-03-08 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2011081896A (en) * | 2009-10-12 | 2011-04-21 | Numonyx Bv | Non-volatile sram cell that incorporates phase-change memory into cmos process |
| JP2012256425A (en) * | 2005-07-29 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
-
1985
- 1985-01-17 JP JP60006404A patent/JPS61165882A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255593A (en) * | 1985-05-09 | 1986-11-13 | Seiko Instr & Electronics Ltd | Semiconductor memory device |
| JPS63144489A (en) * | 1986-12-08 | 1988-06-16 | Toshiba Corp | Semiconductor storage device |
| JP2007059044A (en) * | 2005-07-29 | 2007-03-08 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
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| JP2014075174A (en) * | 2005-07-29 | 2014-04-24 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2011081896A (en) * | 2009-10-12 | 2011-04-21 | Numonyx Bv | Non-volatile sram cell that incorporates phase-change memory into cmos process |
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