JPS61156933A - 送信バツフアメモリ - Google Patents
送信バツフアメモリInfo
- Publication number
- JPS61156933A JPS61156933A JP59277385A JP27738584A JPS61156933A JP S61156933 A JPS61156933 A JP S61156933A JP 59277385 A JP59277385 A JP 59277385A JP 27738584 A JP27738584 A JP 27738584A JP S61156933 A JPS61156933 A JP S61156933A
- Authority
- JP
- Japan
- Prior art keywords
- phase difference
- address
- counter
- threshold value
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はポジティブスタック同期に用いる送信側バッフ
ァメモリに関するものである。
ァメモリに関するものである。
従来のスタッフ同期に使用される送信バッファメモリは
、入力データを記憶するｎビットのメモリと、該入力デ
ータに同期したクロックをカウントし該メモリの書き込
みアドレスを決定する第１のアドレスカウンタと、該入
力データと非同期な読み出しクロックをカウントし、該
メモリの内容を読み出すだめの読み出しアドレスを決定
する第２のアドレスカウンタと、書き込みアドレスと読
み出しアドレスを比較しその位相差があらかじめ設定さ
れたしきい値Ｕｏより小さくなった時読み出しクロック
に対してスタッフ要求を出すスタッフ要求判定回路とか
ら構成されていた。
、入力データを記憶するｎビットのメモリと、該入力デ
ータに同期したクロックをカウントし該メモリの書き込
みアドレスを決定する第１のアドレスカウンタと、該入
力データと非同期な読み出しクロックをカウントし、該
メモリの内容を読み出すだめの読み出しアドレスを決定
する第２のアドレスカウンタと、書き込みアドレスと読
み出しアドレスを比較しその位相差があらかじめ設定さ
れたしきい値Ｕｏより小さくなった時読み出しクロック
に対してスタッフ要求を出すスタッフ要求判定回路とか
ら構成されていた。
一般に読み出しクロックの位相変動はスタッフ要求を決
定する書き込みクロックと読み出しクロックの位相差の
しきい値ｄａ ｔ−中心に前後対称に変動するとは限ら
ないため、このしきい値Ｕｏ の設定を誤ると、メモリ
自体は位相変動を吸収するに光分な容量を持っているに
もかかわらず、メモリへのデータの重複書き込みやデー
タの書き損じ金主ずる欠点を有した。
定する書き込みクロックと読み出しクロックの位相差の
しきい値ｄａ ｔ−中心に前後対称に変動するとは限ら
ないため、このしきい値Ｕｏ の設定を誤ると、メモリ
自体は位相変動を吸収するに光分な容量を持っているに
もかかわらず、メモリへのデータの重複書き込みやデー
タの書き損じ金主ずる欠点を有した。
第１図は従来のポジティブスタッフ多重同期方式の送信
バッファメモリの一例であり、その動作を第２図のタイ
ミングチャートに示す。低次群側データ１０１は、それ
に同期したタイミング信号１０２をクロックとするアド
レスカウンタ１が与える書き込みアドレス５１に従って
８ピツトのデータメモリ３に書き込まれる。メモリ３に
書き込まれたデータは、高次群側クロックと同期したタ
イミング信号１１２をクロックとするアドレスカウンタ
２が与える読み出しアドレス５３に従って読み出され、
１１０ となる。又、４は書き込みアドレスと読み出し
アドレスの位相差のしきい値σｏ’ｅ与えるパルス５２
を出力するデコーダで、５は位相差がしきい値Ｕｏ以下
になったことを判定し、スタッフ要求信号５５を発生す
る、Ｄタイプのフリップフロップ（以下Ｄ−ＦＦと略す
）からなるスタッフ要求決定回路である。
バッファメモリの一例であり、その動作を第２図のタイ
ミングチャートに示す。低次群側データ１０１は、それ
に同期したタイミング信号１０２をクロックとするアド
レスカウンタ１が与える書き込みアドレス５１に従って
８ピツトのデータメモリ３に書き込まれる。メモリ３に
書き込まれたデータは、高次群側クロックと同期したタ
イミング信号１１２をクロックとするアドレスカウンタ
２が与える読み出しアドレス５３に従って読み出され、
１１０ となる。又、４は書き込みアドレスと読み出し
アドレスの位相差のしきい値σｏ’ｅ与えるパルス５２
を出力するデコーダで、５は位相差がしきい値Ｕｏ以下
になったことを判定し、スタッフ要求信号５５を発生す
る、Ｄタイプのフリップフロップ（以下Ｄ−ＦＦと略す
）からなるスタッフ要求決定回路である。
第２図の５３１，５３２，５３３ は、それぞれスタッ
フ要求が起らない通常の第一の位相状態、最も位相差が
小さくなりスタッフ要求が起る第二の位相状態、最も位
相差が大きくなり、バッファオーバーを起こした第三の
位相状態での読み出しアドレス５３を示す。５４１，５
４２，５４３ は、それぞれ前記第一、第二、第三の位
相状態の時のスタッフ要求決定回路５のＣ入力５４を示
し、前記第一、第二、第三の位相状態の時のスタッフ要
求信号５５１−１４−レｔ”Ａ” Ｏ”、 ” １
”、 ” １ ” トする。ｔＩｌ、 σ２．σ３
はそれぞれの読み出しアドレス５２と書き込みアドレス
５１との位相差である。
フ要求が起らない通常の第一の位相状態、最も位相差が
小さくなりスタッフ要求が起る第二の位相状態、最も位
相差が大きくなり、バッファオーバーを起こした第三の
位相状態での読み出しアドレス５３を示す。５４１，５
４２，５４３ は、それぞれ前記第一、第二、第三の位
相状態の時のスタッフ要求決定回路５のＣ入力５４を示
し、前記第一、第二、第三の位相状態の時のスタッフ要
求信号５５１−１４−レｔ”Ａ” Ｏ”、 ” １
”、 ” １ ” トする。ｔＩｌ、 σ２．σ３
はそれぞれの読み出しアドレス５２と書き込みアドレス
５１との位相差である。
書き込みアドレスと読み出しアドレスとの位相差σ１は
しきい値ｔＩｏ よ）１６πを越えない範囲で大きいの
でスタッフ要求が起らず、位相差Ｕ２は負にならない範
囲でσ０より小さいのでスタッフ要求が起きる。ところ
が位相差Ｉ３ はｄｏより大きいにもかかわらず位相差
が１６πを越えてしまったため、スタッフ要求を発生し
てしまい、一度メモリに書き込ん゛だデータを読み出す
前に再び −メモリの同じアドレスに別のデータを書き
込む事態が発生している。読み出しアドレスの位相偏差
Ｕ４が８π（ｒａｄ）であり、バッファメモリ容量１６
πよプ充分小さいにもかかわらず、このような事態が発
生するのは、σ０を１２π（ｒａｄ）Ｋ設定したことに
起因している。従ってＯｏを１０π（ｒａｄ）に設定す
ればこのような事態は防げる。
しきい値ｔＩｏ よ）１６πを越えない範囲で大きいの
でスタッフ要求が起らず、位相差Ｕ２は負にならない範
囲でσ０より小さいのでスタッフ要求が起きる。ところ
が位相差Ｉ３ はｄｏより大きいにもかかわらず位相差
が１６πを越えてしまったため、スタッフ要求を発生し
てしまい、一度メモリに書き込ん゛だデータを読み出す
前に再び −メモリの同じアドレスに別のデータを書き
込む事態が発生している。読み出しアドレスの位相偏差
Ｕ４が８π（ｒａｄ）であり、バッファメモリ容量１６
πよプ充分小さいにもかかわらず、このような事態が発
生するのは、σ０を１２π（ｒａｄ）Ｋ設定したことに
起因している。従ってＯｏを１０π（ｒａｄ）に設定す
ればこのような事態は防げる。
本発明はこの位相差しきい値の設定誤りに起因するメモ
リへのデータの重複書き込みやデータの書き損じを防止
することを目的とする。
リへのデータの重複書き込みやデータの書き損じを防止
することを目的とする。
本発明の送信バッファメモリは、人力データを記憶する
ｎビットのデータメモリと、該入力データに同期したク
ロックをカウントし、該メモリの書き込みアドレスを決
定する第１のアドレスカウンタと、該入力データと非同
期な読み出しクロックをカウントし、該メモリの内容を
読み出すための読み出しアドレスを決定する第２のアド
レスカウンタと、書き込みアドレスと読み出レアドレス
を比較し、その位相差があるしきい値以下になった時ス
タッフ要求信号を発生するスタッフ要求判定回′Ｎｒｔ
−有する送信バッファメモリにおいて、第１のカウンタ
のクロックと第２のカウンタのクロックの位相差が負又
は２ｎπ（ｒａｄ）ｉ越えたことを検出する位相関係検
出回路と、該検出回路の検出結果を受けて該位相差が負
になった時該しきい値を２π（ｒａｄ）だけ増して更新
し、該位相差が２ｎπ（ｒａｄ）より大きくなった時該
しきい値を２π（ｒａｄ）だけ減じて更新するしきい値
設定回路とを有することを特徴とするものである。
ｎビットのデータメモリと、該入力データに同期したク
ロックをカウントし、該メモリの書き込みアドレスを決
定する第１のアドレスカウンタと、該入力データと非同
期な読み出しクロックをカウントし、該メモリの内容を
読み出すための読み出しアドレスを決定する第２のアド
レスカウンタと、書き込みアドレスと読み出レアドレス
を比較し、その位相差があるしきい値以下になった時ス
タッフ要求信号を発生するスタッフ要求判定回′Ｎｒｔ
−有する送信バッファメモリにおいて、第１のカウンタ
のクロックと第２のカウンタのクロックの位相差が負又
は２ｎπ（ｒａｄ）ｉ越えたことを検出する位相関係検
出回路と、該検出回路の検出結果を受けて該位相差が負
になった時該しきい値を２π（ｒａｄ）だけ増して更新
し、該位相差が２ｎπ（ｒａｄ）より大きくなった時該
しきい値を２π（ｒａｄ）だけ減じて更新するしきい値
設定回路とを有することを特徴とするものである。
本発明は、書き込みアドレスと読み出レアドレスの位相
差を常に監視し、位相差が１６πを越えた時＃ｏｔ２π
（ｒａｄ）だけ減じ、位相差が負になった時θ０を２π
（ｒａｄ）増加させることによりθａｔ最適な値に設定
しようとするものである。
差を常に監視し、位相差が１６πを越えた時＃ｏｔ２π
（ｒａｄ）だけ減じ、位相差が負になった時θ０を２π
（ｒａｄ）増加させることによりθａｔ最適な値に設定
しようとするものである。
第３図は、本発明の実施例を示し、１１は低次群側デー
タ１２１に同期したタイミング信号１２２をカウントし
８ビツトメモリ１３への書き込みアドレス５１を与える
カウンタである。１２は高次群側クロックと同期したタ
イミング信号１２４をカウントしてメモリ１３への読み
出レアドレス５３を与えるカウンタである。書き込みア
ドレスと読み出しアドレスのスタッフ要求判定のための
位相関係検出回路３０は、４ビツトの７リツプフロツプ
１６．１７とへ入力とＢ入力の大小比較をしてへ入力が
Ｂ入力よ）大きい時Ａ＞Ｂ出力１４２より１１１”を出
力し、それ以外の時ＩＩＯ＋１′ｆ：出力するマグニチ
ュードコンパレータ１８と、ＥＸ−０几回路１９とで構
成される。この検出回路３０の出力１４１は、書き込み
アドレスと読み出しアドレスの位相差が負又は１６πを
越えた時ｎ Ｉ ＩＩとなり、それ以外はｕｏｌｌとな
）、Ａ＞Ｂ出力１４２は、位相差が負の時ＩＩ Ｉ Ｉ
ｆとなり、１６πを越えた時ＩＩ □ ｎとなる。位相
関係情報としての出力１４１，１４２はそれぞれアップ
・ダウンカウンタ１４のクロック端子、Ｕ／Ｄ端子に接
続される。従って書き込みアドレスと読み出しアドレス
の位相差が負になった時、このカウンタ１４は１つだけ
カウント・アップし、位相差が１６πを越えた時、１つ
だけカウントダウンする。さらにこのカウンタ１４の分
周出力１４３〜１４５はマグニチュードコンパレータ１
８と同じ機能を有するマグニチュードコンパレータ１５
において書き込みアドレス５１と比較される。その結果
、Ａ）Ｂ出力１４６は第２図の５２の如く、出力１４３
〜１４５の示す値をスタッフ要求決定の位相差しきい値
Ｕｏ とする信号を得る。この位相差しきい値σＧを与
える出力１４６は読み出し用カウンタ１２の８分周出力
の逆相出力１３２とともに、Ｄフリップフロップからな
るスタッフ要求決定回路２０に加えられる。この回路２
ｏの出力１４７は、書き込みアドレスと読み出しアドレ
スの位相差がアップ・ダウンカウンタ１４のカウント出
力の与える位相差より小さくなった時１１１ｎとなり、
スタッフ要求を発生する。以上のようＫしてｓ ’０
を最適な値に自動的に設定することを実現している。
タ１２１に同期したタイミング信号１２２をカウントし
８ビツトメモリ１３への書き込みアドレス５１を与える
カウンタである。１２は高次群側クロックと同期したタ
イミング信号１２４をカウントしてメモリ１３への読み
出レアドレス５３を与えるカウンタである。書き込みア
ドレスと読み出しアドレスのスタッフ要求判定のための
位相関係検出回路３０は、４ビツトの７リツプフロツプ
１６．１７とへ入力とＢ入力の大小比較をしてへ入力が
Ｂ入力よ）大きい時Ａ＞Ｂ出力１４２より１１１”を出
力し、それ以外の時ＩＩＯ＋１′ｆ：出力するマグニチ
ュードコンパレータ１８と、ＥＸ−０几回路１９とで構
成される。この検出回路３０の出力１４１は、書き込み
アドレスと読み出しアドレスの位相差が負又は１６πを
越えた時ｎ Ｉ ＩＩとなり、それ以外はｕｏｌｌとな
）、Ａ＞Ｂ出力１４２は、位相差が負の時ＩＩ Ｉ Ｉ
ｆとなり、１６πを越えた時ＩＩ □ ｎとなる。位相
関係情報としての出力１４１，１４２はそれぞれアップ
・ダウンカウンタ１４のクロック端子、Ｕ／Ｄ端子に接
続される。従って書き込みアドレスと読み出しアドレス
の位相差が負になった時、このカウンタ１４は１つだけ
カウント・アップし、位相差が１６πを越えた時、１つ
だけカウントダウンする。さらにこのカウンタ１４の分
周出力１４３〜１４５はマグニチュードコンパレータ１
８と同じ機能を有するマグニチュードコンパレータ１５
において書き込みアドレス５１と比較される。その結果
、Ａ）Ｂ出力１４６は第２図の５２の如く、出力１４３
〜１４５の示す値をスタッフ要求決定の位相差しきい値
Ｕｏ とする信号を得る。この位相差しきい値σＧを与
える出力１４６は読み出し用カウンタ１２の８分周出力
の逆相出力１３２とともに、Ｄフリップフロップからな
るスタッフ要求決定回路２０に加えられる。この回路２
ｏの出力１４７は、書き込みアドレスと読み出しアドレ
スの位相差がアップ・ダウンカウンタ１４のカウント出
力の与える位相差より小さくなった時１１１ｎとなり、
スタッフ要求を発生する。以上のようＫしてｓ ’０
を最適な値に自動的に設定することを実現している。
この発明によれば、スタッフ要求全検出する、メモリへ
の書き込みアドレスと読み出しアドレスの位相差しきい
値の設定誤シに起因する、バッファメモリへのデータの
書き込みの重複や書き損じを修正し、最適なしきい値を
自動的に設定できるようになり、さらにバッファメモリ
容量も位相変動を吸収する必要最小限で済むようになる
。
の書き込みアドレスと読み出しアドレスの位相差しきい
値の設定誤シに起因する、バッファメモリへのデータの
書き込みの重複や書き損じを修正し、最適なしきい値を
自動的に設定できるようになり、さらにバッファメモリ
容量も位相変動を吸収する必要最小限で済むようになる
。
第１図は従来例を示すブロック図、第２図はこの従来例
の動作を示すタイムチャート、第３図はこの発明の一実
施例を示すブロック図である。 １．１１・・°・・・書き込み用アドレスカウンタ、２
゜１２・・・・・・読み出し用アドレスカウンタ、３．
１３・・・・・・データメモリ、４・旧・・デコーダ、
５．２０・・・・・・スタッフ要求決定回路、６・山・
・インバータ、３０・・・・・・位相関係検出回路。 −ｍ−。 １、−゛・４ η 噴
の動作を示すタイムチャート、第３図はこの発明の一実
施例を示すブロック図である。 １．１１・・°・・・書き込み用アドレスカウンタ、２
゜１２・・・・・・読み出し用アドレスカウンタ、３．
１３・・・・・・データメモリ、４・旧・・デコーダ、
５．２０・・・・・・スタッフ要求決定回路、６・山・
・インバータ、３０・・・・・・位相関係検出回路。 −ｍ−。 １、−゛・４ η 噴
Claims (1)
- 入力データを記憶するｎビットのデータメモリと、該入
力データに同期したクロックをカウントし、該メモリの
書き込みアドレスを決定する第１のアドレスカウンタと
、該入力データと非同期な読み出しクロックをカウント
し、該メモリの内容を読み出すための読み出しアドレス
を決定する第２のアドレスカウンタと、書き込みアドレ
スと読み出しアドレスを比較し、その位相差があるしき
い値以下になった時スタッフ要求信号を発生するスタッ
フ要求判定回路を有する送信バッファメモリにおいて、
第１のカウンタのクロックと第２のカウンタのクロック
の位相差が負又は２ｎπ（ｒａｄ）を越えたことを検出
する位相関係検出回路と、該検出回路の検出結果を受け
て該位相差が負になった時該しきい値を２π（ｒａｄ）
だけ増して更新し、該位相差が２ｎπ（ｒａｄ）より大
きくなった時該しきい値を２π（ｒａｄ）だけ減じて更
新するしきい値設定回路とを有することを特徴とする送
信バッファメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277385A JPS61156933A (ja) | 1984-12-27 | 1984-12-27 | 送信バツフアメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277385A JPS61156933A (ja) | 1984-12-27 | 1984-12-27 | 送信バツフアメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156933A true JPS61156933A (ja) | 1986-07-16 |
Family
ID=17582788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277385A Pending JPS61156933A (ja) | 1984-12-27 | 1984-12-27 | 送信バツフアメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005275242A (ja) * | 2004-03-26 | 2005-10-06 | Alpine Electronics Inc | 映像キャプチャ回路及び映像キャプチャ方法 |
-
1984
- 1984-12-27 JP JP59277385A patent/JPS61156933A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005275242A (ja) * | 2004-03-26 | 2005-10-06 | Alpine Electronics Inc | 映像キャプチャ回路及び映像キャプチャ方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5051998A (en) | Data block deinterleaving and error correction system | |
| JPH07177130A (ja) | エラーカウント回路 | |
| JP2581074B2 (ja) | デジタルｐｌｌ回路 | |
| KR910001056B1 (ko) | 정보기억장치 | |
| WO1984000435A1 (en) | Digital clocking and detection system for a digital storage system | |
| US4839878A (en) | Apparatus for controlling the writing of data in disk sectors | |
| JPS61156933A (ja) | 送信バツフアメモリ | |
| EP0404120B1 (en) | Synchronizing signal switching system for synchronizing external storage devices | |
| US7343544B2 (en) | Optical disk playback apparatus and data playback method therefor | |
| JPS5849925B2 (ja) | ジキテ−プシステム ニ モチイル エラ−ケンシユツ オヨビ テイセイソウチ | |
| US20230370073A1 (en) | Chip with automatic clock signal correction and automatic correction method | |
| JPH0667912A (ja) | エラー検出訂正回路 | |
| JP3688997B2 (ja) | ディジタル位相ロックループ回路 | |
| JPS61296572A (ja) | 時間軸補正装置 | |
| JPS5856209A (ja) | 誤り検出訂正処理装置 | |
| JPS61276176A (ja) | デ−タの処理方法 | |
| KR200238858Y1 (ko) | 블록동기신호발생 및 보상회로 | |
| JPH069107B2 (ja) | 時間軸補正装置 | |
| JP2002198939A (ja) | デジタルａｖ信号処理装置 | |
| JPH06266628A (ja) | バックアップデータ破壊検出装置 | |
| JPH04310135A (ja) | ポインタ制御論理装置及びポインタ制御方法 | |
| JPH0591099A (ja) | データ再生方法 | |
| JPH0523557B2 (ja) | ||
| JPS6118273B2 (ja) | ||
| JPS60195783A (ja) | デジタル復調装置 |