JPS61156852A - Mos i/o protection circuit - Google Patents
Mos i/o protection circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はｖｉ０８トランジスタ回路の入出力部に用いら
れるＭＯＳ入出力保護回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a MOS input/output protection circuit used in the input/output section of a vi08 transistor circuit.
〔発明の技術的背景とその問題点３
Ｍ０８トランジスタのゲート電極は、ゲート絶縁膜によ
って半導体との絶縁が保たれている。[Technical background of the invention and its problems 3 The gate electrode of the M08 transistor is kept insulated from the semiconductor by a gate insulating film.
しかし上記ゲート絶縁膜は、ゲート電極に過大電圧を加
えることにより、容易に絶縁破壌に至りやすい。このた
め特に、外部から静電気の加えられる可能性の高い外部
端子部分には、従来より上記絶縁破壊耐圧向上を目的と
して、様々なゲート保護回路が提案されている。However, the gate insulating film is easily susceptible to dielectric breakdown when excessive voltage is applied to the gate electrode. For this reason, various gate protection circuits have been proposed for the purpose of improving the dielectric breakdown voltage, particularly for external terminal portions where static electricity is likely to be applied from the outside.
第２図に、従来のポリシリコン抵抗及びＭ０８トランジ
スタを用いたゲート保護回路を示す。FIG. 2 shows a gate protection circuit using a conventional polysilicon resistor and M08 transistor.
同図において１はボンディングパッド、２はポリシリコ
ンによる抵抗、３はＮチャネル型のゲ−）保護ＭＯ８）
ランジスタ、４は内部ＰチャネルＷＭＯ８）う／ジスタ
、５は内部Ｎチャネル型Ｖ０８トランジスタである。ポ
リシリコン抵抗２は、ボンディングパッド１に高電圧が
印加されたときに、内部ＭＯ８）ランジスタ４゜５のゲ
ート電位をクランプする目的で設けられたもので、抵抗
自身のジュール熱による溶断を避ける目的のために、云
いかえれば静電耐圧（を
サージ耐圧）を上げるために、通常広い面積炉必要とす
る。このポリシリコン抵抗の面積の低（減方法としては
、従来より第３図に示すが如くポリシリコン抵抗２の上
部に、該ポリシリコン抵抗と同電位のアルミニウム層６
を絶縁膜を介して配置し、ポリシリコン抵抗２のジュー
ル熱をアルミニウム層６によって開放させることにより
、溶断に対する耐性（静電耐圧）を向上させ、上記ポリ
シリコン抵抗パターンの幅及び長稀
さの低減を可能ならしめることによって、面メの低減が
実現されてきた。In the figure, 1 is a bonding pad, 2 is a polysilicon resistor, and 3 is an N-channel type gate protection MO8).
4 is an internal P-channel WMO transistor, and 5 is an internal N-channel V08 transistor. The polysilicon resistor 2 is provided for the purpose of clamping the gate potential of the internal MO8) transistor 4.5 when a high voltage is applied to the bonding pad 1, and is intended to prevent the resistor from melting due to Joule heat. In other words, in order to increase the electrostatic withstand voltage (surge withstand voltage), a large area furnace is usually required. As a conventional method for reducing the area of this polysilicon resistor, as shown in FIG.
is placed through an insulating film and the Joule heat of the polysilicon resistor 2 is released by the aluminum layer 6, thereby improving the resistance to fusing (electrostatic breakdown voltage) and reducing the width, length, and rarity of the polysilicon resistor pattern. By making reduction possible, reductions in facial injuries have been achieved.
しかし上記方法によっても、未だポリシリコン抵抗２に
要する面積は大であり、特にチップ面積の縮小化が図ら
れている現在、縮小の困難な入出力保護回路部がチップ
面積の縮小化を制限しており、従ってより面積の少ない
保、護抵抗回路方式が要求されている。However, even with the above method, the area required for the polysilicon resistor 2 is still large, and especially now that chip areas are being reduced, the input/output protection circuit section, which is difficult to reduce, limits the reduction of the chip area. Therefore, a protection resistor circuit system that requires less area is required.
本発明は上記実情に鑑みてなされたもので、過大なパタ
ーン面積を要せずに高静電耐圧が実現されるＶＯＳ入出
力保護回路を提供しようとするものである。The present invention has been made in view of the above-mentioned circumstances, and it is an object of the present invention to provide a VOS input/output protection circuit that achieves high electrostatic withstand voltage without requiring an excessively large pattern area.
本発明は、入出力保護用ポリシリコン抵抗を、該抵抗が
接続されているボンディングパッドの直下に配置するこ
とにより、入出力保護用ポリシリコン抵抗のために余分
に必要とされる面積をなくシ、同時に上記ボンディング
パッドによって入出力保護用ポリシリコン抵抗のジュー
ル熱の放熱効果を向上させることにより、入出力保護用
ポリシリコン抵抗の溶断を避けるようにしたものである
。The present invention eliminates the extra area required for the polysilicon resistor for input/output protection by placing the polysilicon resistor for input/output protection directly under the bonding pad to which the resistor is connected. At the same time, by improving the heat dissipation effect of Joule heat of the polysilicon resistor for input/output protection by the bonding pad, melting of the polysilicon resistor for input/output protection is avoided.
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例を示すパターン平面図であるが、これは第
２図、第３図のものに対応させた場合の例であるから、
対応個所には同一符号を用いる。図示される如く本構成
は、ボンディングパッド１の直下にポリシリコン抵抗２
の大部分が設けられ、そのポリシリコン抵抗２の一部は
ボンディングパッドｌの直下外まで延長されている。ボ
ンディングパッドｌとポリシリコン抵抗２との間には絶
縁膜が介在されている。ポリシリコン抵抗２は、開孔１
１によってボンディングパッドｌと電気的に接続され、
また開孔１２によって内部回路及び保護ダイオードある
いは保護トランジスタへ接続されている導電体Ｉ３と電
気的に接続されている。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure is a pattern plan view showing the same embodiment, but since this is an example in which it corresponds to those in FIGS. 2 and 3,
The same symbols are used for corresponding parts. As shown in the figure, this configuration has a polysilicon resistor 2 directly below a bonding pad 1.
A large portion of the polysilicon resistor 2 is provided, and a portion of the polysilicon resistor 2 extends directly outside the bonding pad 1. An insulating film is interposed between the bonding pad 1 and the polysilicon resistor 2. Polysilicon resistor 2 has opening 1
1 electrically connected to the bonding pad l,
Further, the opening 12 electrically connects the conductor I3 connected to the internal circuit and the protection diode or protection transistor.
上記構成において、ポリシリコン抵抗２は、外部よりポ
ンディングパパッＩＫ印加される異常高電圧をクランプ
し、導電体１３に接続されている内部回路、特にＭＯＳ
）ランジスタのゲート絶縁膜を、上記高電圧から保護す
る効果をもつ。またボンディングパッドＩのアルミニウ
ム層が、高電圧印加時にポリシリコン抵抗２に生ずるジ
ュール熱を吸収し、外部へ開放させるため、ポリシリコ
ン抵抗２のジュール熱溶断に対する耐性（静電耐圧）が
改善される。In the above configuration, the polysilicon resistor 2 clamps the abnormally high voltage applied from the outside to the internal circuit connected to the conductor 13, especially the MOS
) It has the effect of protecting the gate insulating film of the transistor from the above-mentioned high voltage. In addition, the aluminum layer of the bonding pad I absorbs the Joule heat generated in the polysilicon resistor 2 when high voltage is applied and releases it to the outside, so the resistance (electrostatic breakdown voltage) of the polysilicon resistor 2 to Joule heat melting is improved. .
なお、本発明は上記実施例のみに限られず、種々の応用
が可能である。例えば複数の同を位アルミニウム層によ
るボンディングパッドを、ボンディングパッド１として
用いれば、ジュール熱に対する耐性の向上は大である。Note that the present invention is not limited to the above embodiments, and can be applied in various ways. For example, if a bonding pad made of a plurality of aluminum layers is used as the bonding pad 1, the resistance to Joule heat can be greatly improved.
また上記実施例では、ポリシリコン抵抗の大部分をボン
ディングパッドの直下に設ける場合を説明したが、ポリ
シリコン抵抗の全部をボンディングパッドの直下に設け
てもよい。また本発明でいうＭＯＳ入出力保護回路人出
力１とは、ＭＯ８回路の入力、あるいはｔａｏｓ回路の
出力、あるいはＭＯＳ回路の入力及び出力を意味するも
のである。Furthermore, in the above embodiment, a case has been described in which most of the polysilicon resistors are provided directly under the bonding pads, but all of the polysilicon resistors may be provided directly below the bonding pads. Furthermore, the MOS input/output protection circuit output 1 as used in the present invention means the input of the MO8 circuit, the output of the TAOS circuit, or the input and output of the MOS circuit.
以上説明した如く本発明によれば、ボンディングパッド
の直下にポリシリコン抵抗を配置するため、入出力保護
回路に要する面積が従来のものより少くて済む利点があ
る。従来チップ面積の縮少に際し、ボンディングパッド
及び入出力保護用ポリシリコン抵抗を同一個所に配置す
ることにより、その欠点が静電耐圧の低下をまねくこと
なしに克服されるものである。As explained above, according to the present invention, since the polysilicon resistor is placed directly under the bonding pad, there is an advantage that the area required for the input/output protection circuit is smaller than that of the conventional one. Conventionally, when reducing the chip area, this drawback can be overcome by arranging the bonding pad and the polysilicon resistor for input/output protection at the same location without causing a decrease in the electrostatic withstand voltage.
第１図は本発明の一実施例のパターン平面図、第２図は
ＭＯＳゲート保護回路図、第３図は従来のＭＯ８ゲート
保護回路のパターン平面図である。
１・・・ボンディングパッド、２・・・ポリシリコン抵
抗、１１１１２・・・コンタクト用開孔部、Ｉ３・・・
導電体。
出願人代理人 弁理士 翰 江 武 門弟１図
第２図FIG. 1 is a pattern plan view of an embodiment of the present invention, FIG. 2 is a MOS gate protection circuit diagram, and FIG. 3 is a pattern plan view of a conventional MO8 gate protection circuit. 1... Bonding pad, 2... Polysilicon resistor, 11112... Contact opening, I3...
conductor. Applicant's agent Patent attorney Takeshi Kane Disciple 1 Figure 2
Claims (4)
ドと電気的に接続されたポリシリコン抵抗の大部分ある
いは全部を設けることを特徴としたＭＯＳ入出力保護回
路。(1) A MOS input/output protection circuit characterized in that most or all of the polysilicon resistor electrically connected to the bonding pad is provided directly below the bonding pad.
間には絶縁層が介在されることを特徴とする特許請求の
範囲第１項に記載のＭＯＳ入出力保護回路。(2) The MOS input/output protection circuit according to claim 1, wherein an insulating layer is interposed between the bonding pad and the polysilicon resistor.
複数の同電位金属層によってなるものであることを特徴
とした特許請求の範囲第１項に記載のＭＯＳ入出力保護
回路。(3) The MOS input/output protection circuit according to claim 1, wherein the bonding pad is formed of a plurality of metal layers having the same potential in a multilayer metal structure.
ることを特徴とする特許請求の範囲第３項に記載のＭＯ
Ｓ入出力保護回路。(4) The MO according to claim 3, wherein the metal layer is made of aluminum.
S input/output protection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27616484A JPS61156852A (en) | 1984-12-28 | 1984-12-28 | Mos i/o protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27616484A JPS61156852A (en) | 1984-12-28 | 1984-12-28 | Mos i/o protection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156852A true JPS61156852A (en) | 1986-07-16 |
Family
ID=17565626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27616484A Pending JPS61156852A (en) | 1984-12-28 | 1984-12-28 | Mos i/o protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156852A (en) |
-
1984
- 1984-12-28 JP JP27616484A patent/JPS61156852A/en active Pending
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