JPS61150025A - フアイル記憶装置のインタフエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルインタフェース回路に関し、％にマ
ルチインタフェース接続に適用しうる完全リバーシブル
なファイル記憶装置のインタフニス回路に関する。

〔従来の技術〕

〔発明が解決しようとする問題点〕 従来この種のファイル記憶装置におけるマルチインタフ
ェース回路機能（通常デエアルボート機能）には完全リ
バーシブル機能がないため、複数のファイル記憶装置を
同一ファイルサブシステムに組込む場合インタフェース
回路量が増大する欠点があった。

〔問題点を解決するための手段〕

本発明は外部装置との全てのインタフェース信号につい
て完全に両方向性及びリバーシブル機能を満足するイン
タフェース回路を少なく共２組設けることによって、こ
れら２組のインタフェースのいずれか一方との通信に基
づく当該ファイル記憶装置の内部動作制御に加え、前記
２組のインタフェース回路に接続された外部装置間通信
機能も可能とした。

すなわち、本発明によるファイル記憶装置のインタフエ
ース回路は、同一機能および性能を有しかつ全ての・ｒ
ンタフェース信号について両方向性とリバーシブル機能
とを併せ持つ単位回路を少なく共２組有し、加えて前記
インタフェース回路のいずれに対しても接続可能で自己
制御可能なデータバッファメモリ回路を伴った論理制御
回路を基本記憶駆動モジュールに付加した構造となって
いる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図を参照すると本発明の一実施例は、磁気ディスク
、磁気ドラム、磁気テープ、光ディスクなどの記録媒体
を用いた記憶モジュール１１と、記憶モジュール１１に
対して駆動制御、トラックアドレス制御、記憶データの
書込み読出し制御を行なう駆動回路１２を少な（共１式
含むものとし、加えて１つ以上の駆動モジュール１ｏを
増設可能とする。駆動モジュール１０はデバイスインタ
フェースバス回路２０を介して論理制御回路３０並びに
バッファメモリ回路４０に接続される。デバイスインタ
フェースバス回路２０としては既に知られているどの様
な仕様であってもよく、また論理制御回路３０、バッフ
ァメモリ回路２０も通常のマイクロプロセッサ及びメモ
リＩＣ等を用いて容易に構成される。論理制御回路３０
並びにバッファメモリ回路４０はホストインタ７工−ス
バス回路５０を介して複数のインタフェースポート回路
６０．７０に接続される。インタフェースポート回路６
０．７０は各々外部制御装置２，３に接続することが可
能でバスデータフロー、バスイネープ　　　′ルなどの
制御をインタフェースポート制御回路３９から受ける。

またインタフニスポート回路６０゜７０は同一構成であ
りかつ同回路を通過する全ての信号線について原則的に
両方向いずれへも信号送受が可能なリバーシブル回路を
形成するものとする。

次に第２図を用いて、第１図に示した実施例における本
発明の特徴たる作用を説明する。第２図を参照すると、
制御回路３０並びにバッファメモリ回路４０がホストイ
ンタフェースバス回路５０を介して、インタフェースポ
ート回路６０．７０に接続され、かつインタフェースポ
ート回路６０．７０が各々外部制御装置２，３に接続さ
れている状態で最も典型的な３つのデータフローモード
を示している。

第２図（ａ）は当該ファイル記憶装置がインク７工−ス
ポート回路６０（ＦＡ）を介して外部制御装置２と接続
され通信動作する場合を示しており、この場合外部制御
装置２から送られる制御信号並びデータは図中実線で示
したルートで論理制御回路３０並びにバッファメモリ回
路４０へ与えられる。

また外部制御装置２へ送られるステータス並びにデータ
は図中破線で示す逆ルートにて与えられる。

第２図（ｂ）は基本的に動作作業は同じであるが当該フ
ァイル記憶装置が他のインタフェースポート回路７０（
ＦＢ）を介して外部制御装置３と通信動作する場合のフ
ロールートを示している。

第２図（Ｃ）は前記２例と異なり、両インタフェースポ
ート回路６０．７０がホストインタフェースバス回路５
０を介してそれぞれ接続されている両外部制御装置２と
３の通信ルートを形成するもので特に本動作モードにお
いて各々のインタフェースポート回路６０．７０が原則
的に完全リバーシブルであることを要求される。

以上の各インタフェースポート回路６０．７０のオン、
オフ制御並びに信号流れ方向切換制御は第１図に示した
インタフェースポート制御回路３９を介して論理制御回
路３０が行う。

次に第３図によりて第１図並びに第２図で説明したファ
イル記憶装置１を複数台接続した応用例を説明する。

＃０から＃３と区別される計４台のファイル記憶装置１
が＃Ｏのインタ７エスＰＢＱが＃１のインタフェースＰ
Ａ１へ接続、＃１のインタフェースＦＢＩが＃２のイン
タ７エスＰＡ２へ接続、＃２のインタフェースＰＢ２が
＃３のインタフェースＰＡ３へ接続され、そして残った
両端の２つのインタ７エススナわち＃ｏのインタフェー
スＰＡＱが外部制御装置２と、＃３のインタフェースＰ
Ｂ３が外部制御装置３と接続されている。

以上の構成を取ることによって以下のシステム動作モー
ドが可能となる。第一に外部制御装置２または３のいず
れからも＃０から＃３までの全てのファイル記憶装置１
がアクセス可能である。例として外部制御記憶装置２か
ら＃３をアクセスする場合＃０から＃２までの中間３台
のファイル記憶装置１を第２図（Ｃ）に示したいわゆる
トランスペアレントモードとし、＃３のみを第２図（ａ
）に示したＰＡイネーブルモードとすることにより可能
となる。

第二の動作モードとしてバックアップファイルモードが
あり、第３図において＃１のファイル記憶装置１を＃０
のバックアップ、また＃２を＃３のバックアップファイ
ルとして使用することもできる。この場合各々のグルー
プ内におけるデータ転送等の制御はそれぞれのファイル
記憶装置１内に含まれる論理制御回路３０とバッファメ
モリ回路４０とによって同グループ内でローカルに実施
可能であり、外部制御装置２または３への負担を大幅に
軽減できる。

なお特に図示しないが、従来のデュアルポート接続構成
を取ることはもちろん可能である。

また第３図第二動作モードにおいて＃１および＃２をバ
ックアップファイルとして＃０および＃３の記憶モジュ
ールとは異なるものを接続することも可能である。

〔発明の効果〕

本発明は以上説明したように両方向性・リバーシブルな
２個以上のインタフェース回路を設は加えてインテリジ
ェンス機能を内蔵させることＫより、ファイルサブシス
テム構成を分数処理とし、加えてバックアップファイル
構成を容易とし、処理時間の短縮を図ることが可能であ
る。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第４
図に示した実施例の動作をデータバスで示す図、第３図
は本発明を適用したファイル記憶装置が複数台接続され
たサブシステム構成例を示す系統図である。 １・・・・・・７アイル記憶装置、２，３・・・・・・
外部制御装置、１０・・・・・・駆動モジュール、１１
・・・・・・記憶モジュール、１２・・・・・・駆動回
路、２０・・・・・・デバイスインタフェースバス回路
、３０・・・・・・論理制御回路、３９・・・・・・イ
ンタフェースポート制御回路、４０・・・・・・バッフ
ァメモリ回路、５０・・・・・・ホストインタフェース
バス回路、６０．７０・・・・・・インタフェースポー
ト回路。 茶　２　図 千　３　回

Claims (1)

【特許請求の範囲】
1. 上位装置からの制御に基づき記憶媒体のデータトラック
   の位置決め、データの書込み、読出し動作を実行するフ
   ァイル記憶において、制御信号およびデータ信号の流れ
   に関して両方向性および可逆性を有する同等のインタフ
   ェース回路を少なくとも２組設け、当該インタフェース
   回路のいずれにも接続された少なくとも１組のバッファ
   メモリ回路と論理制御回路とを有することを特徴とする
   ファイル記憶装置のインタフェース回路。