JPS61146023A - 時分割多元接続通信装置 - Google Patents
時分割多元接続通信装置Info
- Publication number
- JPS61146023A JPS61146023A JP59269281A JP26928184A JPS61146023A JP S61146023 A JPS61146023 A JP S61146023A JP 59269281 A JP59269281 A JP 59269281A JP 26928184 A JP26928184 A JP 26928184A JP S61146023 A JPS61146023 A JP S61146023A
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- JP
- Japan
- Prior art keywords
- circuit
- transmission
- signal
- reception
- burst
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Time-Division Multiplex Systems (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
- Radio Relay Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、衛星通信に適する時分割多元接続通信装置に
関する。特に、装置単体での試験および保守を能率よく
かつ経済的に行うことのできる時分割多元接続（以下、
ＴＤＭＡという。）通信装置に関する。
関する。特に、装置単体での試験および保守を能率よく
かつ経済的に行うことのできる時分割多元接続（以下、
ＴＤＭＡという。）通信装置に関する。
ＴＤＭＡ通信方式では、基準局が送出する基準同期バー
ストにより定められたＴＤＭＡフレームを基準として、
各局がバースト状の信号を定められたタイミングに送出
し、互いにバーストが重ならないように制御して通信を
行う。
ストにより定められたＴＤＭＡフレームを基準として、
各局がバースト状の信号を定められたタイミングに送出
し、互いにバーストが重ならないように制御して通信を
行う。
このＴＤＭＡｉｌｌｌ信装置を運用する場合に、定期的
に送信信号系および受信信号系の劣化がないことを確か
めることが必要である。従来この試験は基準局が送出す
る基準バーストと同じ形の信号を発生する擬似基準局装
置を用いた第４図に示すような試験装置で行っていた。
に送信信号系および受信信号系の劣化がないことを確か
めることが必要である。従来この試験は基準局が送出す
る基準バーストと同じ形の信号を発生する擬似基準局装
置を用いた第４図に示すような試験装置で行っていた。
第４図は従来例の時分割多元接続通信装置と試験装置と
の接続を示すブロック構成図である。第４図において、
ＴＤはＴＤＭＡ通信装置、ＦＡＴは回線パタン書込み装
置、ＴＲＥは擬似基準局装置、ＮＯＣは雑音発生器、Ｅ
ＲＭは誤り率測定装置およびＨ，、Ｈ，はハイブリッド
回路を示す。
の接続を示すブロック構成図である。第４図において、
ＴＤはＴＤＭＡ通信装置、ＦＡＴは回線パタン書込み装
置、ＴＲＥは擬似基準局装置、ＮＯＣは雑音発生器、Ｅ
ＲＭは誤り率測定装置およびＨ，、Ｈ，はハイブリッド
回路を示す。
ここで、まず回線パタン書込み装置ＦＡＴにより被試験
機のＴＤＭＡ通信装置ＴＤが送信した信号をそのまま受
信する試験用回線パタンを書込む。次に擬似基準局装置
ＴＨＥが送出する基準バーストを受信して、受信フレー
ム同期をとった後に初期アクジションを行い、送信バー
スト同期をとって送信信号を折返し受信できる状態とす
る。さらに、雑音発生器４から適当なレベルの雑音を加
え、このときのデータの誤り率を誤り率測定装置ＥＲＭ
により測定する。
機のＴＤＭＡ通信装置ＴＤが送信した信号をそのまま受
信する試験用回線パタンを書込む。次に擬似基準局装置
ＴＨＥが送出する基準バーストを受信して、受信フレー
ム同期をとった後に初期アクジションを行い、送信バー
スト同期をとって送信信号を折返し受信できる状態とす
る。さらに、雑音発生器４から適当なレベルの雑音を加
え、このときのデータの誤り率を誤り率測定装置ＥＲＭ
により測定する。
しかし、この試験を行うためには、上述のようにＴＤＭ
Ａフレームの基準を定めるため、擬似基準局装置ＴＨＥ
が不可欠であった。また、最近のＴＤＭＡ衛星通信方式
は従局装置を経済的に構成するために、従局の送信タイ
ミングの決定を基準局から行うものがあり、この方式の
装置では、擬似基準局装置ＴＨＥから上述の試験装置の
遅延時間に相当する制御信号等を基準バーストに入力す
る機能が必要であり、擬似基準局装置ＴＨＥが複雑かつ
高価なものになる問題点があった。
Ａフレームの基準を定めるため、擬似基準局装置ＴＨＥ
が不可欠であった。また、最近のＴＤＭＡ衛星通信方式
は従局装置を経済的に構成するために、従局の送信タイ
ミングの決定を基準局から行うものがあり、この方式の
装置では、擬似基準局装置ＴＨＥから上述の試験装置の
遅延時間に相当する制御信号等を基準バーストに入力す
る機能が必要であり、擬似基準局装置ＴＨＥが複雑かつ
高価なものになる問題点があった。
本発明は上記の問題点を解決するもので、擬似基準局装
置および回線パタン書込み装置なしで、装置単体での送
受信系の試験および保守を能率よくかつ経済的に行うこ
とができるＴＤＭＡ通信装置を提供することを目的とす
る。
置および回線パタン書込み装置なしで、装置単体での送
受信系の試験および保守を能率よくかつ経済的に行うこ
とができるＴＤＭＡ通信装置を提供することを目的とす
る。
本発明は、送信バーストおよび受信バーストのそれぞれ
の回線パタンを記憶する送受信制御メモリと、この送受
信制御メモリからの回線パタンに基づいて送信タイミン
グ制御信号および受信タイミング制御信号を生成する送
受信タイミング生成手段と、上記送信バーストを送信す
る変調回路と、上記受信バーストを受信する復調回路と
を備えた時分割多元接続通信装置において、上記変調回
路の出力信号を上記復調回路に折返す折返し手段と、上
記送信タイミング制御信号と上記受信タイミング制御信
号との位相差を上記折返し手段を経由する送信信号と受
信信号との遅延時間に相当する値に設定する位相差設定
手段と、自局の送信バーストをそのまま受信する状態に
相当す５る試験用回線パタンを上記送受信タイミング生
成回路に設定する試験用回線パタン設定手段とを備えた
ことを特徴とする。
の回線パタンを記憶する送受信制御メモリと、この送受
信制御メモリからの回線パタンに基づいて送信タイミン
グ制御信号および受信タイミング制御信号を生成する送
受信タイミング生成手段と、上記送信バーストを送信す
る変調回路と、上記受信バーストを受信する復調回路と
を備えた時分割多元接続通信装置において、上記変調回
路の出力信号を上記復調回路に折返す折返し手段と、上
記送信タイミング制御信号と上記受信タイミング制御信
号との位相差を上記折返し手段を経由する送信信号と受
信信号との遅延時間に相当する値に設定する位相差設定
手段と、自局の送信バーストをそのまま受信する状態に
相当す５る試験用回線パタンを上記送受信タイミング生
成回路に設定する試験用回線パタン設定手段とを備えた
ことを特徴とする。
本発明は折返し手段に雑音を重畳する手段を含むことが
できる。また試験用回線パタンは送受信制御メモリに記
憶された構成であることができる。
できる。また試験用回線パタンは送受信制御メモリに記
憶された構成であることができる。
本発明は、自己の送信バーストをそのまま受信する状態
に相当する試験用の回線パタンを各装置に用意しておく
。この回線パタンに基づいて変調回路から送信バースト
を送出し、折返し手段でこの送信バーストをそのまま（
または雑音の重畳およびレベルの調整を行って）復調回
路に入力する。
に相当する試験用の回線パタンを各装置に用意しておく
。この回線パタンに基づいて変調回路から送信バースト
を送出し、折返し手段でこの送信バーストをそのまま（
または雑音の重畳およびレベルの調整を行って）復調回
路に入力する。
送信タイミング制御信号から送信信号が折返し手段を経
由する遅延時間に相当する値だけ位相差設定手段で位相
をづらした受信タイミング制御信号を用いて折返し手段
で折返した信号を受信処理することにより、装置単体で
の送受信系の試験および保守を能率良くかつ経済的に行
うことができる。
由する遅延時間に相当する値だけ位相差設定手段で位相
をづらした受信タイミング制御信号を用いて折返し手段
で折返した信号を受信処理することにより、装置単体で
の送受信系の試験および保守を能率良くかつ経済的に行
うことができる。
本発明の実施例について図面を参照して説明する。
第１図は本発明一実施例時分割多元接続通信装置のブロ
ック構成図である。第１図において、図外の回線パタン
書込み装置ＦＡＴから通常の回線パタン１）およびクロ
フク等の制御信号１２が回線パタンメモリ制御回路ＭＥ
Ｍ−ＣＯＮＴのそれぞれの入力に接続される。回線パタ
ンメモリ制御回路ＭＵＭ−ＣＯＮＴから回線パタン１５
および制御信号１６が送信制御メモリＴＸ−ＭＥＭのそ
れぞれの入力に接続され、通常の送信側回線パタンか書
込まれる。また回線パタン１７および制御信号１８が受
信制御メモリＲＸ−ＭＥＭのそれぞれの入力に接続され
、通常の受信側回線パタンか書込まれる。
ック構成図である。第１図において、図外の回線パタン
書込み装置ＦＡＴから通常の回線パタン１）およびクロ
フク等の制御信号１２が回線パタンメモリ制御回路ＭＥ
Ｍ−ＣＯＮＴのそれぞれの入力に接続される。回線パタ
ンメモリ制御回路ＭＵＭ−ＣＯＮＴから回線パタン１５
および制御信号１６が送信制御メモリＴＸ−ＭＥＭのそ
れぞれの入力に接続され、通常の送信側回線パタンか書
込まれる。また回線パタン１７および制御信号１８が受
信制御メモリＲＸ−ＭＥＭのそれぞれの入力に接続され
、通常の受信側回線パタンか書込まれる。
ここで本発明の特徴とするところは、一点鎖線で囲む試
験用回線パタン記憶部分、送信信号折返し部分および折
返し時間遅延部分である。すなわち制御回路Ｃ０ＮＴか
らテスト信号５１が送信制御メモリＴＸ−ＭＥＭおよび
送信タイミング生成回路ＴＸ−ＴＭＧの制御入力に接続
される。また、制御回路Ｃ０ＮＴからテスト信号５１が
受信制御メモリＲＸ−ＭＥＭおよび受信タイミング生成
回路ＲＸ−ＴＭＧの制御入力に接続される。さらに、制
御回路Ｃ０ＮＴからテスト信号５１が同軸スイッチＣＯ
８に接続される ここで、通常の場合にはテスト信号５１は「０」で送信
制御メモリＴＸ−ＭＥＭおよび受信制御メモリＲＸ−Ｍ
ＥＭは回線パタン書込み装置ＦＡＴから書込まれた通常
の回線パタンに基づいて動作する。また、同軸スイッチ
ＣＯ３の一方の入力に図外の衛星から受信バースト４１
が入力され、この受信バースト４１が選択され復調回路
ＤＥＨの入力に接続される。復調回路ＯＥＭから復調信
号４３がデスクランブラＤＳＣＲおよび同期信号検出回
路５ＹＮＣ−ＤＥＴの入力に接続される。デスクランブ
ラＤＳＣＲで復調信号４３が符号変換を解かれ分離制御
回路ＤＥ−ＭＩＸの入力に接続される。
験用回線パタン記憶部分、送信信号折返し部分および折
返し時間遅延部分である。すなわち制御回路Ｃ０ＮＴか
らテスト信号５１が送信制御メモリＴＸ−ＭＥＭおよび
送信タイミング生成回路ＴＸ−ＴＭＧの制御入力に接続
される。また、制御回路Ｃ０ＮＴからテスト信号５１が
受信制御メモリＲＸ−ＭＥＭおよび受信タイミング生成
回路ＲＸ−ＴＭＧの制御入力に接続される。さらに、制
御回路Ｃ０ＮＴからテスト信号５１が同軸スイッチＣＯ
８に接続される ここで、通常の場合にはテスト信号５１は「０」で送信
制御メモリＴＸ−ＭＥＭおよび受信制御メモリＲＸ−Ｍ
ＥＭは回線パタン書込み装置ＦＡＴから書込まれた通常
の回線パタンに基づいて動作する。また、同軸スイッチ
ＣＯ３の一方の入力に図外の衛星から受信バースト４１
が入力され、この受信バースト４１が選択され復調回路
ＤＥＨの入力に接続される。復調回路ＯＥＭから復調信
号４３がデスクランブラＤＳＣＲおよび同期信号検出回
路５ＹＮＣ−ＤＥＴの入力に接続される。デスクランブ
ラＤＳＣＲで復調信号４３が符号変換を解かれ分離制御
回路ＤＥ−ＭＩＸの入力に接続される。
同期信号検出回路５ＹＮＣ−ＤＥＴで復調信号４３から
基準局および自局が送信したバーストの同期信号が検出
され、フレーム同期制御回路ＦＲＭ−ＳＹＮＣの入力に
接続される。フレーム同期制御回路ＦＲＭ−ＳＹＮＣか
ら受信タイミングを確立する制御信号が受信タイミング
生成回路ＲＸ−ＴＭＧの受信タイミング制御入力に接続
され、受信タイミング生成回路ＲＸ−ＴＭＧＯフレーム
カウンタがリセットされる。受信タイミング生成回路Ｒ
Ｘ−ＴＭＧからタイミング信号が受信制御メモリＲＸ−
ＭＥＭのタイミング入力に接続され、受信制御メモリＲ
Ｘ−ＭＥＭから通常の受信側回線パタンか受信タイミン
グ生成回路ＲＸ−ＴＭＧの回線パタン入力に接続される
。受信タイミング生成回路ＲＸ−ＴＭＧから受信タイミ
ング制御信号が分離制御回路ＤＨ−ＭＵＸの制御入力に
接続され、分離制御回路ＤＥ−ＭＩＸから制御信号４５
が図外のＤＳＩ −ＤＮＩインタフェイス装置に接続さ
れ、指定したＤＳＩ −ＤＮＩインタフェイス装置に自
局向けのチャネルのみが抜出された分離制御回路の出力
信号４６が接続される。
基準局および自局が送信したバーストの同期信号が検出
され、フレーム同期制御回路ＦＲＭ−ＳＹＮＣの入力に
接続される。フレーム同期制御回路ＦＲＭ−ＳＹＮＣか
ら受信タイミングを確立する制御信号が受信タイミング
生成回路ＲＸ−ＴＭＧの受信タイミング制御入力に接続
され、受信タイミング生成回路ＲＸ−ＴＭＧＯフレーム
カウンタがリセットされる。受信タイミング生成回路Ｒ
Ｘ−ＴＭＧからタイミング信号が受信制御メモリＲＸ−
ＭＥＭのタイミング入力に接続され、受信制御メモリＲ
Ｘ−ＭＥＭから通常の受信側回線パタンか受信タイミン
グ生成回路ＲＸ−ＴＭＧの回線パタン入力に接続される
。受信タイミング生成回路ＲＸ−ＴＭＧから受信タイミ
ング制御信号が分離制御回路ＤＨ−ＭＵＸの制御入力に
接続され、分離制御回路ＤＥ−ＭＩＸから制御信号４５
が図外のＤＳＩ −ＤＮＩインタフェイス装置に接続さ
れ、指定したＤＳＩ −ＤＮＩインタフェイス装置に自
局向けのチャネルのみが抜出された分離制御回路の出力
信号４６が接続される。
また、フレーム同期制御回路ＦＲＭ−３ＹＮＣから制御
信号がバースト同期制御回路ＢＳＴ−ＳＹＮＣに接続さ
れ、送信タイミングを確立する制御信号が送信タイミン
グ生成回路ＴＸ−ＴＭＧのリセット入力に接続され、送
信タイミング生成回路Ｔχ−ＴＭＧのフレームカウンタ
がリセットされる。送信タイミング生成回路ＴＸ−↑Ｍ
Ｇからタイミング信号が送信制御メモリＴＸ−）ＩＥＨ
のタイミング信号入力に接続され、・送信制御メモＩＪ
ＴＸ−ＭＥＭから通常の送信側回線パタンか送信タイ
ミング生成回路ＴＸ−ＴＭＧの回線パタン入力に接続さ
れ、送信タイミング生成回路ＴＸ−ＴＭＧから多重制御
回路ＭＵＸの制御入力に送信タイミング制御信号が接続
される。多重制御回路ＭＩＸからサブバースト制御信号
３２が図外のＤＳＩ・ＤＮＩ インタフェイス装置に出
力され、指定したＤＳＩ・ＤＮＩインタフェイス装置か
ら送信データ３１が多重制御回路ＭＩＸに入力される。
信号がバースト同期制御回路ＢＳＴ−ＳＹＮＣに接続さ
れ、送信タイミングを確立する制御信号が送信タイミン
グ生成回路ＴＸ−ＴＭＧのリセット入力に接続され、送
信タイミング生成回路Ｔχ−ＴＭＧのフレームカウンタ
がリセットされる。送信タイミング生成回路ＴＸ−↑Ｍ
Ｇからタイミング信号が送信制御メモリＴＸ−）ＩＥＨ
のタイミング信号入力に接続され、・送信制御メモＩＪ
ＴＸ−ＭＥＭから通常の送信側回線パタンか送信タイ
ミング生成回路ＴＸ−ＴＭＧの回線パタン入力に接続さ
れ、送信タイミング生成回路ＴＸ−ＴＭＧから多重制御
回路ＭＵＸの制御入力に送信タイミング制御信号が接続
される。多重制御回路ＭＩＸからサブバースト制御信号
３２が図外のＤＳＩ・ＤＮＩ インタフェイス装置に出
力され、指定したＤＳＩ・ＤＮＩインタフェイス装置か
ら送信データ３１が多重制御回路ＭＩＸに入力される。
また送信タイミング生成回路ＴＸ−ＴＭＧからタイミン
グ信号がプリアンプル発生回路５ＹＮＣ−ＧＥＮの入力
に接続され、プリアンプル発生回路５ＹＮＣ−ＧＥＮか
らプリアンプル３０が多重制御回路ＭＵＸのプリアンプ
ル入力に接続される。多重制御回路ＭＵＸからプリアン
プル３０と送信データ３１とが合成され多重化されてス
クランブラＳＣＲの入力に接続される。スクランブラＳ
ＣＲから符号変換された信号が変調回路間口の入力に接
続される。変調回路ＭＯＤから搬送波が変調され送信バ
ースト信号３３がハイブリッド回路Ｈ１に接続され、ハ
イブリッド回路旧の一方の出力から送信信号３ｊが図外
の衛星に送出される。
グ信号がプリアンプル発生回路５ＹＮＣ−ＧＥＮの入力
に接続され、プリアンプル発生回路５ＹＮＣ−ＧＥＮか
らプリアンプル３０が多重制御回路ＭＵＸのプリアンプ
ル入力に接続される。多重制御回路ＭＵＸからプリアン
プル３０と送信データ３１とが合成され多重化されてス
クランブラＳＣＲの入力に接続される。スクランブラＳ
ＣＲから符号変換された信号が変調回路間口の入力に接
続される。変調回路ＭＯＤから搬送波が変調され送信バ
ースト信号３３がハイブリッド回路Ｈ１に接続され、ハ
イブリッド回路旧の一方の出力から送信信号３ｊが図外
の衛星に送出される。
試験の場合には、スイッチまたは遠隔操作によりテスト
信号５１を「ｌ」とすると、送信制御メモＵ ＴＸ−Ｍ
ＥＭおよび受信制御メモリＲＸ−ＭＥＭは内部に持った
リードオンリメモリ （ＲＯＭ）の内容に基づいて動作
する。送信タイミング生成回路Ｔχ−ＴＭＧはフレーム
周期でフリーランし、送信フレームの先頭を示す送信フ
レームパルス５２が送信制御メモリＴＸ−ＭＥＭに接続
される。送信タイミング生成回路ＴＸ−ＴＭＧは送信制
御メモリＴＸ−ＭＥＭの試験用回線パタンに基づいて多
重制御回路ＭＵＸを経由してサブバースト制御信号３２
を出力し、指定したＤＳＩ・ＤＮＩインタフェイス装置
から送信データ３１を入力する。
信号５１を「ｌ」とすると、送信制御メモＵ ＴＸ−Ｍ
ＥＭおよび受信制御メモリＲＸ−ＭＥＭは内部に持った
リードオンリメモリ （ＲＯＭ）の内容に基づいて動作
する。送信タイミング生成回路Ｔχ−ＴＭＧはフレーム
周期でフリーランし、送信フレームの先頭を示す送信フ
レームパルス５２が送信制御メモリＴＸ−ＭＥＭに接続
される。送信タイミング生成回路ＴＸ−ＴＭＧは送信制
御メモリＴＸ−ＭＥＭの試験用回線パタンに基づいて多
重制御回路ＭＵＸを経由してサブバースト制御信号３２
を出力し、指定したＤＳＩ・ＤＮＩインタフェイス装置
から送信データ３１を入力する。
テスト信号５１がｒｌＪのときと同様に、送信タイミン
グ生成回路ＴＸ−ＴＭＧからタイミング信号がプリアン
プル発生回路５ＹＮＣ−ＧＥＨの入力に接続され、プリ
アンプル発生回路５ＹＮＣ−ＧＥＮからプリアンプル３
０が多重制御回路ＭＩＸのプリアンプル入力に接続され
、多重制御回路ＭＵＸの出力信号はスクランブラＳＣＲ
および変調回路ＭＯＤを経由してハイブリッド回路Ｈ１
の入力に接続される。
グ生成回路ＴＸ−ＴＭＧからタイミング信号がプリアン
プル発生回路５ＹＮＣ−ＧＥＨの入力に接続され、プリ
アンプル発生回路５ＹＮＣ−ＧＥＮからプリアンプル３
０が多重制御回路ＭＩＸのプリアンプル入力に接続され
、多重制御回路ＭＵＸの出力信号はスクランブラＳＣＲ
および変調回路ＭＯＤを経由してハイブリッド回路Ｈ１
の入力に接続される。
ハイブリッド回路Ｈ，の他の出力から折返し信号３５が
アイソレーションアンプＩ＾およびアッテネータＡＴＩ
を経由してハイブリッド回路Ｈ２の一方の入力に接続さ
れる。雑音発生器ＮＯＣから雑音がアッテネータ八Ｔ２
を経由してハイブリッド回路Ｈ。
アイソレーションアンプＩ＾およびアッテネータＡＴＩ
を経由してハイブリッド回路Ｈ２の一方の入力に接続さ
れる。雑音発生器ＮＯＣから雑音がアッテネータ八Ｔ２
を経由してハイブリッド回路Ｈ。
の他の入力に接続される。ハイブリッド回路Ｈ２から雑
音が重畳された折返し信号３６が同軸スイッチＣＯ８の
他の入力に接続される。テスト信号が「ｌ」のときは、
この折返し信号３６が選択され、復調回路ＯＥＭに接続
される。テスト信号５１が「０」のときと同様に復調回
路ＤＥ台の復調信号４３がデスクランブラＤＳＣＲを経
由して分離制御回路ＤＥ−ＭＵＸに接続される。
音が重畳された折返し信号３６が同軸スイッチＣＯ８の
他の入力に接続される。テスト信号が「ｌ」のときは、
この折返し信号３６が選択され、復調回路ＯＥＭに接続
される。テスト信号５１が「０」のときと同様に復調回
路ＤＥ台の復調信号４３がデスクランブラＤＳＣＲを経
由して分離制御回路ＤＥ−ＭＵＸに接続される。
また送信タイミング回路ＴＸ−ＴＭＧから送信フレーム
の先頭を示す送信フレームパルス５２が遅延回路ＤＥＬ
に接続される。遅延回路ＤＥＬから試験系の遅延時間に
相当する時間遅延された遅延パルス５３が受信タイミン
グ生成回路ＲＸ−ＴＭＧの遅延パルス入力に接続され、
受信タイミング生成回路ＲＸ−ＴＭＧのフレームカウン
タはフレームの先頭にリセットされ、テスト信号５１が
「１」のときと同様に受信処理がなされる。
の先頭を示す送信フレームパルス５２が遅延回路ＤＥＬ
に接続される。遅延回路ＤＥＬから試験系の遅延時間に
相当する時間遅延された遅延パルス５３が受信タイミン
グ生成回路ＲＸ−ＴＭＧの遅延パルス入力に接続され、
受信タイミング生成回路ＲＸ−ＴＭＧのフレームカウン
タはフレームの先頭にリセットされ、テスト信号５１が
「１」のときと同様に受信処理がなされる。
このような構成の時分割多元接続通信装置の動作につい
て説明する。第１図の送信制御メモリＴＸ−ＭＥＭおよ
び受信制御メモＩＪ ＲＸ−ＭＥＨよ、送信制御メモリ
ＴＸ−ＭＥＭには送信バーストの種類および位置を指定
する送信側回線パタンか書込まれ、また受信制御メモリ
ＲＸ−ＭＵＭには受信バーストの種類および位置を指定
する受信側回線パタンか書込まれるのであるがハードウ
ェアは同じものでよい。
て説明する。第１図の送信制御メモリＴＸ−ＭＥＭおよ
び受信制御メモＩＪ ＲＸ−ＭＥＨよ、送信制御メモリ
ＴＸ−ＭＥＭには送信バーストの種類および位置を指定
する送信側回線パタンか書込まれ、また受信制御メモリ
ＲＸ−ＭＵＭには受信バーストの種類および位置を指定
する受信側回線パタンか書込まれるのであるがハードウ
ェアは同じものでよい。
回線パタンは、通常は第４図に示した回線パタン書込み
装置ＦＡＴから、並列伝送方式また直列伝送方式で回線
パタン１）およびクロック等の制御信号１２が回線パタ
ンメモリ制御回路ＭＥＭ−ＣＯＮＴに入力される。回線
パタンメモリ制御回路ＭＥＭ−ＣＯＮＴから送信側回線
パタン１５および制御信号１６が送信制御メモリＴＸ−
ＭＥＭに入力され、受信側回線パタン１７および制御信
号１８が受信制御メモリＲＸ−ＭＥＨに入力される。
装置ＦＡＴから、並列伝送方式また直列伝送方式で回線
パタン１）およびクロック等の制御信号１２が回線パタ
ンメモリ制御回路ＭＥＭ−ＣＯＮＴに入力される。回線
パタンメモリ制御回路ＭＥＭ−ＣＯＮＴから送信側回線
パタン１５および制御信号１６が送信制御メモリＴＸ−
ＭＥＭに入力され、受信側回線パタン１７および制御信
号１８が受信制御メモリＲＸ−ＭＥＨに入力される。
また、送信制御メモリＴＸ−ＭＥＭおよび受信制御メモ
リＲＸ−ＭＥＭは制御回路Ｃ０ＮＴから入力するテスト
信号５１がｒＯＪのときは、回線パタン書込み装置ＦＡ
Ｔから書込まれた内容に基づいて動作し、テスト信号５
１が「１」のときは、内部に持ったリードオンリメモリ
（ＲＯＭ）の内容に基づいて動作する。
リＲＸ−ＭＥＭは制御回路Ｃ０ＮＴから入力するテスト
信号５１がｒＯＪのときは、回線パタン書込み装置ＦＡ
Ｔから書込まれた内容に基づいて動作し、テスト信号５
１が「１」のときは、内部に持ったリードオンリメモリ
（ＲＯＭ）の内容に基づいて動作する。
送信タイミング生成回路ＴＸ−ＴＭＧは、送信制御メモ
Ｕ ＴＸ−ＭＥＨに記憶された送信側回線パタンに基づ
いて多重制御回路ＭＬＩＸを通してサブバースト制御信
号３２を出力し、指定したＤＳＩ −ＤＮＩ インタフ
ェイス装置から送信データ３１を入力する。プリアンプ
ル発生回路５ＹＮＣ−ＧＥＮは送信タイミング生成回路
ＴＸ−ＴＭＧが出力するタイミング信号によりプリアン
プル３０を発生する。
Ｕ ＴＸ−ＭＥＨに記憶された送信側回線パタンに基づ
いて多重制御回路ＭＬＩＸを通してサブバースト制御信
号３２を出力し、指定したＤＳＩ −ＤＮＩ インタフ
ェイス装置から送信データ３１を入力する。プリアンプ
ル発生回路５ＹＮＣ−ＧＥＮは送信タイミング生成回路
ＴＸ−ＴＭＧが出力するタイミング信号によりプリアン
プル３０を発生する。
多重制御回路ＭｔｌＸは、複数のＤＳｒ −ＤＮＩ イ
ンタフェイス装置から入力した送信データ３１およびプ
リアンプル発生回路ＳＹＮＣ−ＧＥＭから入力したプリ
アンブル３０を合成してスクランブラＳＣＨに出力する
。
ンタフェイス装置から入力した送信データ３１およびプ
リアンプル発生回路ＳＹＮＣ−ＧＥＭから入力したプリ
アンブル３０を合成してスクランブラＳＣＨに出力する
。
こうして合成された信号はスクランブラＳＣＲで必要な
スクランプリングが行われ変調回路ＭＯＤで変調され送
信バースト３３として出力される。こうして形成された
送信バースト３３の一例を第２図に示す。第２図は本発
明の時分割多元接続通信装置の送信バーストのフレーム
フォーマットである。第２図において、３０はプリアン
プル、３１は音声信号などの送信データを示す。
スクランプリングが行われ変調回路ＭＯＤで変調され送
信バースト３３として出力される。こうして形成された
送信バースト３３の一例を第２図に示す。第２図は本発
明の時分割多元接続通信装置の送信バーストのフレーム
フォーマットである。第２図において、３０はプリアン
プル、３１は音声信号などの送信データを示す。
送信バースト３３はハイブリッド回路Ｈ，で分配されア
ンテナにつながる送信信号３４と、折返し試験に用いる
折返し信号３５とに分配される。折返し試験系は、アイ
ソレーシヲンアンプＩＡを経由した後にレベル調整用の
アッテネータＡＴ、を経由し、ハイブリッド回路Ｈ２で
レベル調整用のアッテネータＡｈを経由した雑音発生器
ＮＯＣの出力信号と合成され、折返し信号３６となる。
ンテナにつながる送信信号３４と、折返し試験に用いる
折返し信号３５とに分配される。折返し試験系は、アイ
ソレーシヲンアンプＩＡを経由した後にレベル調整用の
アッテネータＡＴ、を経由し、ハイブリッド回路Ｈ２で
レベル調整用のアッテネータＡｈを経由した雑音発生器
ＮＯＣの出力信号と合成され、折返し信号３６となる。
第３図は各局が送信するバーストが時分割多重化された
状態を示すフレームフォーマットである。
状態を示すフレームフォーマットである。
各局が送信するバーストは互いに衛星トランスポンダで
重畳しないよう制御され、第３図に示すように時分割多
重化される。第３図において、プリアンプル３０、送信
データ３１は第一の地球局が送信したバーストを示し、
プリアンプル３０′、送信データ３１′は第二の地球局
が送信したバーストを示し、プリアンプル３０” 、送
信データ３１″は第三の地球局を送信したバーストを示
す。
重畳しないよう制御され、第３図に示すように時分割多
重化される。第３図において、プリアンプル３０、送信
データ３１は第一の地球局が送信したバーストを示し、
プリアンプル３０′、送信データ３１′は第二の地球局
が送信したバーストを示し、プリアンプル３０” 、送
信データ３１″は第三の地球局を送信したバーストを示
す。
通常の場合すなわち制御回路Ｃ０ＮＴが出力するテスト
信号５１が「０」の場合には、第３図に示すＴＤＭＡフ
レームの受信信号４１が復調回路ＯＥＭに人力される。
信号５１が「０」の場合には、第３図に示すＴＤＭＡフ
レームの受信信号４１が復調回路ＯＥＭに人力される。
自局折返し試験を行う場合すなわち制御回路Ｃ０ＮＴが
出力するテスト信号５１がｒｌＪの場合には、第２図に
示すＴＤＭＡフレームの折返し信号３５に雑音を重畳し
た折返し信号３６が復調回路ＯＥＭに入力される。
出力するテスト信号５１がｒｌＪの場合には、第２図に
示すＴＤＭＡフレームの折返し信号３５に雑音を重畳し
た折返し信号３６が復調回路ＯＥＭに入力される。
この入力信号は復調回路ＯＥＭで復調された後に、同期
信号検出回路５ＹＮＣ−ＤＥＴおよびデスクランブラＤ
ＳＣＲに入力される。同期示す検出回路５ＹＮＣ−ＤＥ
Ｔはこの復調信号４３から基準局および自局が送信した
バーストの同期信号を検出し、フレーム同期制御回路Ｆ
ＲＭ−５ＹＮＣおよびバースト同期制御回路ＢＳＴ−５
ＹＮＣにより、フレーム同期をとって受信タイミングを
確立し、バースト同期をとり自局の送信するバーストが
他局が送信するバーストと衛星上で互いに重畳しないよ
うに送信タイミング生成回路ＴＸ−ＴＭＧを制御する。
信号検出回路５ＹＮＣ−ＤＥＴおよびデスクランブラＤ
ＳＣＲに入力される。同期示す検出回路５ＹＮＣ−ＤＥ
Ｔはこの復調信号４３から基準局および自局が送信した
バーストの同期信号を検出し、フレーム同期制御回路Ｆ
ＲＭ−５ＹＮＣおよびバースト同期制御回路ＢＳＴ−５
ＹＮＣにより、フレーム同期をとって受信タイミングを
確立し、バースト同期をとり自局の送信するバーストが
他局が送信するバーストと衛星上で互いに重畳しないよ
うに送信タイミング生成回路ＴＸ−ＴＭＧを制御する。
受信タイミング生成回路ＲＸ−ＴＭＧは、受信制御メモ
リＲＸ−ＭＥＭに記憶された受信側回線パタンに基づい
て、分離制御回路ＤＥ−ＭＵＸから制御信号４５を出力
して指定したＤＳＩ・ＤＮＩインタフェイス装置に分離
制御回路ＤＥ−ＭＵＸの出力信号４６が入力されるよう
に制御する。
リＲＸ−ＭＥＭに記憶された受信側回線パタンに基づい
て、分離制御回路ＤＥ−ＭＵＸから制御信号４５を出力
して指定したＤＳＩ・ＤＮＩインタフェイス装置に分離
制御回路ＤＥ−ＭＵＸの出力信号４６が入力されるよう
に制御する。
次に、ＴＤＭＡ通信装置ＴＤ単体で信号を折返し試験す
る場合について述べる。この場合には、スイッチまたは
遠隔制御によりこの試験動作に入り、制御回路Ｃ０ＮＴ
が出力するテスト信号５１が「１」となることで通常の
動作と区別される。
る場合について述べる。この場合には、スイッチまたは
遠隔制御によりこの試験動作に入り、制御回路Ｃ０ＮＴ
が出力するテスト信号５１が「１」となることで通常の
動作と区別される。
送信制御メモリＴＸ−？ｌＥＭおよび受信制御メモリＲ
Ｘ−ＭＥＭは、内部に持ったリードオンリメモリ （Ｒ
ＯＭ）の内容に基づいて動作する。送信タイミング生成
回路ＴＸ−ＴＭＧＯフレームカウンタはフレーム周期で
フリーランする。この送信タイミング生成回路ＴＸ−Ｔ
ＭＧＯフレームカウンタが出力する送信フレームの先頭
を示す送信フレームパルス５２は、遅延回路ＤＥＬによ
り試験系の遅延時間、すなわち、多重制御回路ＭＵＸ→
スクランブラＳＣＲ→変調回路ＭＯＤ→ハイブリッド回
路Ｈ，→アイソレーションアンプＩＡ−アッテネータＡ
Ｔ、−ハイブリッド回路Ｈ２−同軸スイッチＣＯ３−復
調回路ＯＥＭ−デスクランブラＤＳＣＲ−分離制御回路
ＤＢ−ＭｔｌＸを経由するに要する時間に相当する時間
だけ遅延された遅延パルス５３となり、受信タイミング
生成回路ＲＸ−ＴＭＧ に入力され受信タイミング生
成回路ＲＸ−ＴＭＧのフレームカウンタはこの遅延パル
ス５３によりフレームの先頭にリセットされる。
Ｘ−ＭＥＭは、内部に持ったリードオンリメモリ （Ｒ
ＯＭ）の内容に基づいて動作する。送信タイミング生成
回路ＴＸ−ＴＭＧＯフレームカウンタはフレーム周期で
フリーランする。この送信タイミング生成回路ＴＸ−Ｔ
ＭＧＯフレームカウンタが出力する送信フレームの先頭
を示す送信フレームパルス５２は、遅延回路ＤＥＬによ
り試験系の遅延時間、すなわち、多重制御回路ＭＵＸ→
スクランブラＳＣＲ→変調回路ＭＯＤ→ハイブリッド回
路Ｈ，→アイソレーションアンプＩＡ−アッテネータＡ
Ｔ、−ハイブリッド回路Ｈ２−同軸スイッチＣＯ３−復
調回路ＯＥＭ−デスクランブラＤＳＣＲ−分離制御回路
ＤＢ−ＭｔｌＸを経由するに要する時間に相当する時間
だけ遅延された遅延パルス５３となり、受信タイミング
生成回路ＲＸ−ＴＭＧ に入力され受信タイミング生
成回路ＲＸ−ＴＭＧのフレームカウンタはこの遅延パル
ス５３によりフレームの先頭にリセットされる。
復調回路ＯＥＭの入力は、同軸スイッチＣＯＳにより試
験折返し系の折返し信号３６が選択接続される。
験折返し系の折返し信号３６が選択接続される。
この試験折返し系の折返し信号３６は第２図に示すＴＤ
ＭＡフレームで第３図に示す基準バーストＲＥＦを含ま
ないが、受信タイミング生成回路ＲＸ−ＴＭＧのフレー
ムの先頭が、送信フレームの先頭を示す送信フレームパ
ルス５２を試験系の遅延時間分だけ遅らせた遅延パルス
５３によりリセットされているために、この受信信号を
受信処理することができる。
ＭＡフレームで第３図に示す基準バーストＲＥＦを含ま
ないが、受信タイミング生成回路ＲＸ−ＴＭＧのフレー
ムの先頭が、送信フレームの先頭を示す送信フレームパ
ルス５２を試験系の遅延時間分だけ遅らせた遅延パルス
５３によりリセットされているために、この受信信号を
受信処理することができる。
雑音発生器ＮＯＣに接続されたアッテネータＡＴ２の設
定をし、そのときの信号の誤り率を測れば、このＴＤＭ
Ａ通信装置の送受信特性の劣化の有無を知ることができ
る。
定をし、そのときの信号の誤り率を測れば、このＴＤＭ
Ａ通信装置の送受信特性の劣化の有無を知ることができ
る。
本実施例では、送信タイミング生成回路ＴＸ−ＴＭＧＯ
フレームカウンタが出力するフレームパルスで受信タイ
ミング生成回路ＲＸ−ＴＭＧのフレームカウンタをリセ
ットする方法を示したが、この逆に受信タイミング生成
回路が出力するパルスに基づいて送信タイミング生成回
路ＴＸ−ＴＭＧのフレームカウンタをリセットすること
もできる。
フレームカウンタが出力するフレームパルスで受信タイ
ミング生成回路ＲＸ−ＴＭＧのフレームカウンタをリセ
ットする方法を示したが、この逆に受信タイミング生成
回路が出力するパルスに基づいて送信タイミング生成回
路ＴＸ−ＴＭＧのフレームカウンタをリセットすること
もできる。
また試験用回線パタンは送受信制御メモリがリートオン
リメモリ （ＲＯＭ）に書込まれているものとして説明
したが、外部から回線パタンを書込むインタフェイスと
なる回線パタンメモリ制御回路ＭＥＭ−ＣＯＮＴに格納
されるようにすることもできる。
リメモリ （ＲＯＭ）に書込まれているものとして説明
したが、外部から回線パタンを書込むインタフェイスと
なる回線パタンメモリ制御回路ＭＥＭ−ＣＯＮＴに格納
されるようにすることもできる。
以上詳述したように、本発明は、擬似基準局装置および
回線パタン書込み装置なしでＴＤＭ八通へ装置の送信信
号を受信して送受信系の劣化の有無を試験できる優れた
効果がある。したがって、能率的にかつ経済的に試験お
よび保守を行うことができ、ＴＤＭＡ通信の実用化にあ
たって非常に大きな効果がある。
回線パタン書込み装置なしでＴＤＭ八通へ装置の送信信
号を受信して送受信系の劣化の有無を試験できる優れた
効果がある。したがって、能率的にかつ経済的に試験お
よび保守を行うことができ、ＴＤＭＡ通信の実用化にあ
たって非常に大きな効果がある。
第１図は本発明一実施例時分割多元接続通信装置のブロ
ック構成図。 第２図は本発明の時分割多元接続通信装置の送信バース
トのフレームフォーマット。 第３図は各局が送信するバーストが時分割多重化された
状態を示すフレームフォーマット。 第４図は従来例の時分割多元接続通信装置と試験装置と
の接続を示すブロック構成図。 ＡＴ、 〜ＡＴ、 ・・・アッテネータ、ＢＳＴ−ＳＹ
ＮＣ・・・バースト同期制御回路、Ｃ０ＮＴ・・・制御
回路、ＣＯＳ・・・同軸スイッチ、ＤＥＬ・・・遅延回
路、ＤＨＭ・・・復調回路、ＤＳＣＲ・・・デスクラン
ブラ、ＤＢ−ＭＵＸ・・・分離制御回路、ＩＥＲＭ・・
・誤り率測定回路、ＦＲＭ−ＳＹＮＣ・・・フレーム同
期制御回路、Ｈ１〜Ｈ４・・・ハイブリッド回路、ＩＡ
・・・アイソレーションアンプ、Ｍｌｌ！Ｍ−ＣＯＮＴ
・・・回線パタンメモリ制御回路、ＮＯＣ・・・雑音発
生器、ＦＡＴ・・・回線パタン書込み装置、ＲＸ−ＭＥ
Ｍ・・・受信制御メモリ、ＲＸ−ＴＭＧ・・・受信タイ
ミング生成回路、ＳＣＲ・・・スクランブラ、５ＹＮＣ
−ＤＥＴ・・・同期信号検出回路、ＳＹＮＣ−ＧＥＭ・
・・プリアンプル発生回路、ＴＯ・・・時分割多元接続
通信装置、ＴＲＥ・・・擬似基準局装置、ＴＸ−ＭＢト
・送信制御メモリ、ＴＸ−ＴＭＧ・・・送信タイミング
生成回路、１）．１５．１７・・・回線パタン、１２．
１６．１８・・・制御信号、３ｏ・・・プリアンプル、
３１・・・ＤＳＩ・ＤＮＩインタフェイス装置の送信信
号、３２・・・サブバースト制御信号、３３・・・送信
バースト、３４・・・送信信号、３５．３６・・・折返
し信号、４１・・・受信信号、４３・・・復調信号、４
５・・・分離制御回路（ＤＨ−ＭＩＸ） （７１制御信
号、４６・・・分離制御回路（ＤＥ！−ＭＵＸ）の出力
信号、５１・・・テスト信号、５２・・・送信フレーム
パルス、５３・・・遅延パルス。
ック構成図。 第２図は本発明の時分割多元接続通信装置の送信バース
トのフレームフォーマット。 第３図は各局が送信するバーストが時分割多重化された
状態を示すフレームフォーマット。 第４図は従来例の時分割多元接続通信装置と試験装置と
の接続を示すブロック構成図。 ＡＴ、 〜ＡＴ、 ・・・アッテネータ、ＢＳＴ−ＳＹ
ＮＣ・・・バースト同期制御回路、Ｃ０ＮＴ・・・制御
回路、ＣＯＳ・・・同軸スイッチ、ＤＥＬ・・・遅延回
路、ＤＨＭ・・・復調回路、ＤＳＣＲ・・・デスクラン
ブラ、ＤＢ−ＭＵＸ・・・分離制御回路、ＩＥＲＭ・・
・誤り率測定回路、ＦＲＭ−ＳＹＮＣ・・・フレーム同
期制御回路、Ｈ１〜Ｈ４・・・ハイブリッド回路、ＩＡ
・・・アイソレーションアンプ、Ｍｌｌ！Ｍ−ＣＯＮＴ
・・・回線パタンメモリ制御回路、ＮＯＣ・・・雑音発
生器、ＦＡＴ・・・回線パタン書込み装置、ＲＸ−ＭＥ
Ｍ・・・受信制御メモリ、ＲＸ−ＴＭＧ・・・受信タイ
ミング生成回路、ＳＣＲ・・・スクランブラ、５ＹＮＣ
−ＤＥＴ・・・同期信号検出回路、ＳＹＮＣ−ＧＥＭ・
・・プリアンプル発生回路、ＴＯ・・・時分割多元接続
通信装置、ＴＲＥ・・・擬似基準局装置、ＴＸ−ＭＢト
・送信制御メモリ、ＴＸ−ＴＭＧ・・・送信タイミング
生成回路、１）．１５．１７・・・回線パタン、１２．
１６．１８・・・制御信号、３ｏ・・・プリアンプル、
３１・・・ＤＳＩ・ＤＮＩインタフェイス装置の送信信
号、３２・・・サブバースト制御信号、３３・・・送信
バースト、３４・・・送信信号、３５．３６・・・折返
し信号、４１・・・受信信号、４３・・・復調信号、４
５・・・分離制御回路（ＤＨ−ＭＩＸ） （７１制御信
号、４６・・・分離制御回路（ＤＥ！−ＭＵＸ）の出力
信号、５１・・・テスト信号、５２・・・送信フレーム
パルス、５３・・・遅延パルス。
Claims (3)
- （１）送信バーストおよび受信バーストのそれぞれの回
線パタンを記憶する送受信制御メモリと、この送受信制
御メモリからの回線パタンに基づいて送信タイミング制
御信号および受信タイミング制御信号を生成する送受信
タイミング生成手段と、 上記送信バーストを送信する変調回路と、 上記受信バーストを受信する復調回路と を備えた時分割多元接続通信装置において、上記変調回
路の出力信号を上記復調回路に折返す折返し手段と、 上記送信タイミング制御信号と上記受信タイミング制御
信号との位相差を上記折返し手段を経由する送信信号と
受信信号との遅延時間に相当する値に設定する位相差設
定手段と、 自局の送信バーストをそのまま受信する状態に相当する
試験用回線パタンを上記送受信タイミング生成回路に設
定する試験用回線パタン設定手段と を備えたことを特徴とする時分割多元接続通信装置。 - （２）折り返し手段に、通過する信号に雑音を重畳する
手段を含む特許請求の範囲第（１）項に記載の時分割多
元接続通信装置。 - （３）試験用回線パタンは送受信制御メモリに記憶され
た構成である特許請求の範囲第（１）項に記載の時分割
多元接続通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269281A JPS61146023A (ja) | 1984-12-20 | 1984-12-20 | 時分割多元接続通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269281A JPS61146023A (ja) | 1984-12-20 | 1984-12-20 | 時分割多元接続通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61146023A true JPS61146023A (ja) | 1986-07-03 |
| JPH0365695B2 JPH0365695B2 (ja) | 1991-10-14 |
Family
ID=17470167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269281A Granted JPS61146023A (ja) | 1984-12-20 | 1984-12-20 | 時分割多元接続通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61146023A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07212339A (ja) * | 1994-01-21 | 1995-08-11 | Nec Corp | 通信装置の障害監視方式 |
| US7352736B2 (en) | 2003-04-23 | 2008-04-01 | Lg Electronics Inc. | Channel synchronization apparatus of TDD-based mobile communication terminal |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533718A (en) * | 1976-06-30 | 1978-01-13 | Mitsubishi Electric Corp | Fault test system of terminal station in time division multiple connecting communication system |
| JPS5726939A (en) * | 1980-03-07 | 1982-02-13 | Ibm | Testing device for communication controller |
-
1984
- 1984-12-20 JP JP59269281A patent/JPS61146023A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533718A (en) * | 1976-06-30 | 1978-01-13 | Mitsubishi Electric Corp | Fault test system of terminal station in time division multiple connecting communication system |
| JPS5726939A (en) * | 1980-03-07 | 1982-02-13 | Ibm | Testing device for communication controller |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07212339A (ja) * | 1994-01-21 | 1995-08-11 | Nec Corp | 通信装置の障害監視方式 |
| US7352736B2 (en) | 2003-04-23 | 2008-04-01 | Lg Electronics Inc. | Channel synchronization apparatus of TDD-based mobile communication terminal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0365695B2 (ja) | 1991-10-14 |
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