JPS61145951A - 電子式通信スーパーバイザ回路及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電話線へと接続できるように設計されている
デジタル・オーディオ記録及び再生システムを制御する
ための方法に関し、更には、ホスト・コンピュータ、電
話インタフェース・システム及び音声処理システムに関
連して使用され、デジタル化されている記録情報を電話
線から受けまた電話線を通して送出するための制御装置
（コントローラ）または監視装置（スーパーバイザ）に
関する。

〔従来の技術及び問題点〕

音声メツセージの記録及び再生は、ビジネスでの使用に
おいて有用である。即ちこの記録や再生能力は、命令入
力システム、後で複写を行うための書取り、コンピュー
タ・データ・ベースについて口頭でなされた出力の獲得
、或いは単に情報の送信において手紙に取って代わるこ
となどについて有用である。こうした必要性を満たす方
法は、今迄に数多く提案されてきている。本発明はそれ
らのうち、デジタル音声通信システムにのみかかわる。

まず記録モードに関し、米国特許第４．３７１，７５２
号に示されているようなデジタル音声システムは、まず
初めにオーディオ（可聴周波の）メツセージ信号を示す
デジタル信号を作り出し、この一連のデジタル・データ
は磁気ディスク記録装置（“ウィンチェスタ”ディスク
）のようなデジタル・メモリ上に記録される。

再生モードにおいて、そのウィンチェスタディスクは特
定のメソセージへと読み出しくアクセス）され、そのメ
ツセージは一連のデジタル・データへと変換されてから
、オーディオ信号へと変換される。かかるシステムは非
常に高速で動作するため、ユーザーに意識されるような
遅延を導入することなしに、記録及び再生を３２までの
数の線で同時に実施できる。

記録用のオーディオ・メツセージの共通の源、及び再生
用のメツセージをアクセスする共通の方法は、電話線で
ある。電話線は公共の交換電話回路網の一部であるか、
又は会社の中での構内交換機（ＰＢＸ）の制御下にある
業務用電話システムの一部である。しかしながら、従来
のシステムは、如上の必要とされる動作速度を与えるた
めに、入／出力、処理及びメモリ用のハードウェアのす
べてへと並列バス・デバイスによりじかに接続される注
文制作の又は専用のホスト・コンピュータを必要とした
。そのためシステム上でのメツセージ・モードの増大な
どによる、ホスト・コンピュータの容量又は型式の変更
を必要とするそのシステムにおける変更は、変更後の新
しいコンピュータの通信方式を満足させるために、その
システム全体か又は少なくともその内部通信バス・シス
テムを再設計することなしには達成できない。更に、従
来のこのような一蓮托生のシステム専用のカスタム・コ
ンピュータは、他の処理内容を取り扱う融通性に欠け、
ユーザーにおける一般的な又は他のニーズ、並びに拡張
される音声通信におけるニーズに適していない。

本発明は、いかなるホスト・コンピュータで一つでも電
話線と音声蓄積及び再生手段とに接続でき、如上の及び
他の目的のために使用できるシステムを与えるために適
当な、外部手段（通常はホスト・コンピュータ）によっ
て制御されるような、従来のような拘束のないシステム
にかかわる。通常は、バスに接続されるカスタム・シス
テムのかかる非拘束即ち分断は、能率及び速度の損失を
伴う。しかしながら、本発明は、速度又は能率を犠牲に
することなしに、標準の電話線インタフェース及び標準
の音声処理システムに容易に接続される汎用のホスト・
コンピュータを提供する。かかる接続は新規な電子式通
信監督装置（スーパーバイザ）によって容易にされ、こ
のスーパーバイザはホスト・コンピュータからの分配さ
れた処理を与え、コンピュータにおける変更を行うにつ
いて実質的なシステム再設計を必要とすることなく、ま
たいかなる標準のホスト・コンピュータであっても音声
送信システム・コントローラとして利用することを可能
にする。

故に、本発明の目的は、ホスト・コンピュータと、電話
線インタフェース・システムと、及び音声処理システム
とに接続され、従来の制約を受けることなく、しかも速
度又は能率を損なうことなしに、いかなる標準のホスト
・コンピュータであっても音声送信コントローラとして
使用することを可能にする、新規な電子式通信スーパー
バイザを提供するにある。

本発明の他の目的は、処理の配分といった機能からホス
ト・コンピュータを解放するためにこのような機能を備
えた新規な電子式通信スーパーバイザを提供するにある
。

更に別な目的は、以下に記載が進むにつれて一層明らか
になろうへ 〔問題点を解決するための手段〕 重要な応用面の一つから概括すると、本発明は、電話線
インタフェース、音声処理装置及びホスト・コンピュー
タへと接続され、音声メソセージについてのデジタル記
録及び再生を制御するための電子式通信スーパーバイザ
を包含し、その電子式通信スーパーバイザは、そのスー
パーバイザの動作を制御するための電子式デジタル信号
処理手段と；音声メツセージの電話線へのアクセスを与
えるために電話インタフェースと電子式デジタル信号処
理手段との間でデジタル制御信号を受信し送信するため
の並列手段と；音声処理装置と電子式デジタル信号処理
手段′との間で音声メツセージを制御するためのデジタ
ル制御信号を受信し送信するための並列手段と；電子式
デジタル信号処理手段の制御下で電話線インタフェース
と音声処理装置との間で音声メツセージを送信するため
のアナログ・オーディオ線と；音声処理装置と連動され
ていて、前記音声メツセージをデジタル・データ信号へ
と変換し、このデジタル・データ信号を音声メツセージ
へと変換するためのオーディオ処理手段と；前記電子式
デジタル信号処理手段によって制御されて、前記デジタ
ル制御信号を蓄積するためのデジタル・メモリ手段と；
前記音声処理装置により制御されて、音声メツセージの
デジタル・データ表示を蓄積するためのデジタル・メモ
リ手段と；前記音声処理装置からの音声メソセージの前
記デジタル表示を前記メモリ手段に蓄積するための手段
と；そしてホスト・コンピュータと電子式デジタル信号
処理手段との間でデジタル制御信号及び前記信号を受信
し送信するための直列手段とを組み合わせで持っている
。他の進歩的な特徴及び好ましい構成上の詳細は、以下
において記述される。

〔実　施　例〕

さて第１図を参照するに、ホスト・コンピュータ２を持
つ音声通信システム１は通信線４により汎用のスーパー
バイザ回路３に接続され、スーパーバイザ回路”３は、
一方では並列バス通信線５により電話インタフェース・
システム（ＴＩＳ）　６に接続され、他方では並列バス
通信線７により、連動するウィンチェスタ・ディスク９
を持つ音声処理システム（ＶＰＳ）　８に接続されてい
る。典型的な適用例では、３２本までの電話線１０がＴ
ＩＳ　６に接続されており、ＴＩＳ　６は後で詳述する
ように３２本のオーディオ信号線１１を介してｖｐｓ　
ｓに接続されている。

ホスト・コンピュータ２は、はとんどすべてのコンピュ
ータの属性であるＲ３２３２−Ｃのような標準の直列プ
ロトコルを使用して情報を交換することが可能ないずれ
かの型式の機械である。

ホスト・コンピュータ２は、そのシステムが意図した特
別な応用を取り扱うように設計されたプログラムを使用
して動作する。スーパーバイザ３は、ホスト・コンピュ
ータ２からのコマンドと、ＴＩＳ　６及びＶＰＳ　８を
指令及び制御し且つかかるコマンド及びデータをＴＩＳ
　６及びＶＰＳ　８によって認識されるコマンド及び制
御言語へと翻訳するように仕立てられたコマンドとを蓄
積し、また翻訳された言語を並列データ信号へと変換す
る。

ＴＩＳ　６は、マセチューセソッ州ニュートンにあるヴ
オイステク社（本出願人）により販売されているモデル
５０のようなものであり、公共の変換回路網を防護する
ために設計された、連邦通信委員会の要求を満たす電話
線接続を与える。

ＴＩＳ　６は、“知性”を含んではいない。即ち、オー
ディオ信号線１１に沿ったオーディオ通路をＶＰＳ　８
に与えることにより、電話線１０を介して役務の提供が
要求される（例えば呼出音信号によって）ときに、この
電話線１０に単に返答するように作用するのである。そ
れはまた、オーディオ通路を確立し維持するために、Ｐ
ＢＸ又は中央局のような交換回路網により与えられ又は
要求される各種の信号を集め、電話線１０へと与えるこ
とができる。こうした信号の性質は、電話線の型式に依
存しており、例えば、加入者ループのような最も簡単な
型式の電話線については、ＴＩＳ　６は電話線１０を横
切って低い直流抵抗を与えることにより呼出しに返答す
る。交換回路網はこれを“オフ・フック（受話器が取ら
れた）として、つまり誰かがその電話に返答したものと
して解釈する。すると呼出音信号は交換回路網の中央局
又はＰＢＸにおいてその電話線から外されて、そしてオ
ーディオ接続が進行する。電話インタフェース・システ
ム６の側におけるこうした作用はすべて、その作用を表
わしている状態データがＴＩＳ　６とホスト・コンピュ
ータ２との間で送られるにつれて、ホスト・コンピュー
タ２によって制御される。だが電話インタフェース・シ
ステム６自体によっては何も開始されない。

ヴオイステク社によって販売されているモデル３０のよ
うな音声処珈システム８は、オーディオ信号線１１上で
運ばれるアナログ・オーディオ信号及びデジタル信号の
処理に関係するかなりの“知性”を持つことができる。

しかしこれはまた、ホスト・コンピュータ２から標準の
直列データ・フォーマットで送られるような制御信号を
頬りにして機能する。ＶＰＳ　８は、どのオーディオ信
号線に仕事をさせるのか、その仕事がメツセージについ
ての記録を含むのか又は再生を含むのかどうかを告げら
れなくてはならない。

またメソセージ自体の識別性もホスト・コンピュータに
よって判別するように機能する。

スーパーバイザ回路３は、電話インタフェース・システ
ム６、音声処理システム８及びホスト・コンピュータ２
間におけるインタフェースを取り扱う。またスーパーバ
イザ回路３は、かなり“知性”を与えて、処理を取り扱
うのについてホスト・コンピュータを自由にさせる。そ
うでなければ、ホスト・コンピュータ２に広汎なプログ
ラミングを必要とすることになる。

音声通信システム１における制御システムの中心は、ス
ーパーバイザ回路３である。この装置を使用したその動
作及び利点を理解するには、システムｌのスーパーバイ
ザ回路３と他の部品との間における通信リンクの要件を
考慮しなければならない。

ホスト・コンピュータ２による一般的な通信方法は、通
信線４において示されている標準の直列データＲＳ　２
３２−Ｃ直列方式を通して行われる。

情報を送出し又は受信するために、ホスト・コンピュー
タ２はそのＲＳ　２３２−Ｃ送信又は受信線上に一連の
デジタル・パルスの“テキスト・ストリングを受けるよ
うに動作し、これらのパルスは一連のＡＳＣＩＩ（情報
交換のためのアメリカ標準規則）キャラクタとして符号
化される。かかる標準の直列データは、電話応答及び音
声メソセージ蓄積を制御する信号及び以下において記述
されるような他のコマンドを含んでいる。

８話インタフェース・システム６は、ハス通信線５のよ
うな“バス”構造を使用することにより情報を受け、か
つ送出する。バス通信線５は電線の組み合わせであり、
その上には情報を送出するために電話インタフェース・
システム６により、又は電話インタフェース・システム
６による受信のためにスーパーバイザ３により、電圧の
組み合わせが印加される。標準のバス構造でのように、
バス通信線５上における所定の電圧の組み合わせによる
意味は、特定の電話インタフェース・システム６にとっ
て固有のものであり、そしていかなる標準のプロトコル
によってもカバーされない。更に音声処理システム８は
、電話インタフェース・システム６と同じ仕方で並列バ
スを使用することによって通信する。

かくして、スーパーバイザ回路３の１つの機能は、ホス
ト・コンピュータ２により発生されるＲＳ　２３２−Ｃ
コマンドを、電話インタフェース・システム６か又は音
声処理システム８のいずれかのバス通信線５又は７との
通信に適した形式へと翻訳することである。またスーパ
ーバイザ回路３は、バス通信線５及び７から電話インタ
フェース・システム６及び音声処理システム８によって
発生されるデジタル情報を取り、そのデジタル情報をホ
スト・コンピュータ２への送信のためのＲ５２３２−Ｃ
標準直列データ・キャラクタ・ストリングへ゛と翻訳し
なければならない。

こうした仕事を行うスーパーバイザ回路３の能力は、シ
ステム１がいかなるホスト・コンピュータ２とも使用さ
れるのを可能にし、これによりホスト・コンピュータ２
の利用度を大いに増大させている。

電話インタフェース・システム（ＴＩＳ）　　６と音声
処理システム（ＶＰＳ）　８とは共に並列バス方式を通
信のために使用している。これはスーパーバイザ回路３
とホスト・コンピュータ２との間で通信用として用いら
れている直列方式よりもｓかに速い。電話インタフェー
ス・システム６及び音声処理システム８への、及びこれ
らからの通信を累積でき、そして時間があるときにそれ
らを処理できるスーパーバイザ回路３を使用することに
よっで、この速さによる利点が保有される。またスーパ
ーバイザ回路３は、後で記述されるように、ＴＩＳ　６
及びＶＰＳ　８を指令し且つ制御するように仕立てられ
ている、特定の直列データ・コマンドを蓄積する。

更に、スーパーバイザ回路３は、タイミング回路として
、また情報についてのディスク間転送を行うという２つ
の他の重要な機能を持っている。

電話インタフェースを取り扱うためのプロトコルは、し
ばしば“時間切れ”即ち“タイムアウト１の使用を含ん
でいる。つまり、システム１は呼出者側からの成る応答
を期待し、呼出者側にはそうした応答を与えるための制
限された（但し、充分な）長さの時間が与えられる。も
しも応答が予定通り行われないとすると、システム１は
、通常はその応答を要請する注意を与えるか、或いは電
話を切って処理を終止することによって、反応しなけれ
ばならない。かかるタイムアウトは不可欠である。さも
ないとそのシステムは、時には決して来ることのない応
答を待ってラインを開けたままにしておくことになる。

通常、このタイムアウトはホスト・コンピュータ２によ
って与えられる。しかし本発明によるスーパーバイザ回
路３の使用は、該回路にタイムアウト動作を担わせるこ
とになるので、ホスト・コンピュータ２が行うことにな
っているプログラミング作業を軽減させ、システム１の
動作のスピード・アップを可能にする。

更に、スーパーバイザ回路３は、音声記録ディスク９上
の情報をホスト・コンピュータ２へと通過させ、ホスト
・コンピュータ２からの情報を受けるための好都合な通
路を作り出す。この機能は、音声記録ディスク９上にお
ける音声メツセージがホスト・コンピュータ２のディス
ク（示されていない）上でコピー即ち“バックアップ”
されるのを可能にする点で、極めて有用である。かくし
て、もしも故障が音声記録ディスク９の１つに発生した
としても、そのディスクは修理でき、そこにあった情報
はホスト・コンピュータ２から得られる。

最後に、スーパーバイザ回路３は、例えば、話し中音、
リンギング・トーン即ち呼出し音、ダイヤル音などのよ
うな電話通信に必要な種々な音即ちトーンを発生するの
に好都合な場所である。こうしたトーンは、スーパーバ
イザ回路３が電話インタフェース・システム６へと向け
、また音声処理システム８と通信する代わりに電話線１
０の１つに置くことのできる、オーディオ信号である。

第２図は、第１図のと同様なスーパーバイザ回路３の詳
細なブロック図であって、同じ参照符号は同じ部品を示
している。明瞭化のために、第２図では制御及びアドレ
ス線が省略されている。前にも述べたように、スーパー
バイザ回路３は、リード・オンリー・メモリ（ＲＯＭ）
１３にあるプログラムの制御下で動作するマイクロプロ
セッサ１２の使用を通じて、ホスト・コンピュータ２と
、音声処理システム（ＶＰＳ）　８と、電話インタフェ
ース・システム（ＴＩＳ）　６との間における情報の交
換を制御する。

スーパーバイザ回路３内において、デジタル情報は、そ
の制御がマイクロプロセッサ１２により維持される中央
データ・バス１４により、スーパーバイザ回路３の一部
から他の場所へと通される。スーパーバイザ回路３の補
助的コンポーネントによるバス１４へのアクセスは、バ
ス・コネクタ（ＢＣ）　１５を有効にすることで可能に
なる。

かくして例えばマイクロプロセッサ１２がＲＯＭ　１３
に維持されているプログラムの次のインストラクション
を読もうとするときには、マイクロプロセ・７す１２と
中央データ・バス１４との間でバス・コネクタ１５が駆
動され、またＲＯＭ　１３と中央データ・バス１４との
間のバス・コネクタ１５も駆動される。そのときＲＯＭ
　１３は次のインストラクションの位置へとアドレスさ
れて、そのインストラクションをデータ・バス１４上に
置く。かくしてマイクロプロセッサ１２はそのインスト
ラクションを中央データ・バス１４から読むことができ
る。

マイクロプロセッサ１２は８ビツトＺ８０Ａのような多
くのデバイスの）ちの何れでも良く、動作速度を上げる
のに、１６又は３２ビツトの装置を使用しても良い。も
しも８ビツトの処理装置が使用されるならば、中央デー
タ・バス１４は８つのライン（線）を持つことになる。

情報が両方向に通されなければならない場合のバス・コ
ネクタとしてはＬＳ　２４５といったデバイスが良好に
使用できる。システムに対する動作プログラムを蓄える
には、２７３２又は２７１２Ｂといったデバイスが、Ｚ
８０Ａマイクロプロセ・ノサに対する適切なＲＯＭｌ３
として使用できる。

ホスト・コンピュータ２との通信は、受信線１６、送信
線１７及び制御線１８を含ムＲＳ　２３２−Ｃ通信線４
上で行われる。これらの線１６〜１８は、マイクロプロ
セッサ１２の制御下において、中央データ・ハス１４か
らキャラクタを取りそれをホスト・コンピュータ２へと
送るか、或いはポスト・コンピュータ２からキャラクタ
を受けてそれを中央データ・バス１４上に置く、汎用の
非同期送受信器（ＵＡＲＴ）　１９に接続される。もし
も２８０Ａがマイクロフロセッサとして使用されるとす
ると、ＤＡＲＴ　１９としては、２８０Ａ　５ＩＯ１０
デバイスが使用できる。

ヴオイステク社のモデル３０がＶＰＳ　８として使用さ
れるときのＶＰＳ　８との通信は、第２図では示されて
いない制御線により、中央データ・バス１４上でじかに
行われる。モデル３０はそのデータ・バス上における８
ビツト・コマンドを予定するか、又は８ビツト応答をそ
のデータ・バス上に供給するので、８ビツトのバスが使
用される時には、その中央データ・バスＩ４に対してじ
かに接続される。しかしながら、こうした８ビツト・コ
ードは、ＡＳＣＩＩキャラクタとしては必ずしも代表的
なものでなく、好都合であれば、いかなる形式のもので
も良い。

ヴオイステク社のモデル５０を用いた場合は、多数の線
を経て情報を受け、また供給することが予期される。そ
こでＴＩＳ　６との通信は、モデル５０がＴＩＳ　６と
して用いられるときに幾らか多く含まれる。従って内部
ＴＩＳインタフェース（ＩＴＩ）２０が８ビツトの中央
データ・バス１４上の信号と、モデル５０のＴＩＳ　６
のバス通信線５のコマンド／ステータス・データ信号入
力ライン上のデジタル情報信号との間で翻訳を行うのに
必要である。

また、モデル５０によるＴＩＳ　６は、ダイヤル音、話
し中音、呼出し音及び確認音のような電話合図音即ちト
ーンの組み合わせを供給するのに、スーパーバイザ回路
３を必要とする。スーパーバイザ回路３においてＩＴＩ
　２０に連結されているトーン発生、器２１は中央のマ
イクロプロセッサ１２のコマンドに応じ（コマンドはＩ
ＴＩ　２０に通される）、ホスト・コンピュータ２によ
り要請されるときに、そうしたトーンをトーン・ライン
・バス２２を経てＴＩＳ　６へと与える。

最後に、マイクロプロセッサ１２は、在来のアドレス・
バス２３を通して、スーパーバイザ回路３の各種のコン
ポーネントのアドレスを指定する。アドレス情報は、従
来のデコーダ２４によりデコードされ、適当な従来技術
を使用してスーパーバイザ回路３の各種コンポーネント
へとライン２５を介して与えられる。ランダム・アクセ
ス・メモリ即ちＲＡＭ　２６がまたスーパーバイザ回路
に必要であり、コマンドの中間的蓄積、及び以下におい
て記述されるような、ＴＩＳ　６及びＶＰＳ８を指令し
且つ制御するように仕立てられている直列のデータ・コ
マンドのような他の情報の中間的蓄積を取り扱う。Ｚ８
０Ａというマイクロプロセッサ１２が使用される場合、
ＲＡＭ　２６は幾つかの６２６４というチップ、又は他
のＲＡＭデバイスから構成される。かくして音声メツセ
ージは、ホスト・コンピュータの制御の下で、ＴＩＳ　
６及びオーディオ・ライン１１を介して、音声処理シス
テムと電話線１０との間で交換される。

スーパーバイザ回路３の動作は、第３図に簡略化されて
示されているような、ＴＩＳ　６及びＶＰＳ８に対して
並列データ信号の適用に優先順位をつけるレジデント・
プログラムの動作を理解することで明瞭になろう。並列
データについての優先順位付けはＴＩＳ　６及びＶＰＳ
　８への能率の良い送信を実施する。そしてＴＩＳ　６
及びＶＰＳ　８は、線の呼出しのよう□な並列データと
、ホスト・コンピュータ２によって認識され得る標準の
直列データへとスーパーバイザ回路３により翻訳される
他のステータス・データとを発生する。スーパーバイザ
回路３はまた、以下において一層詳細に記述されるよう
に、ホスト・コンピュータ２への標準の直列データの伝
送について優先順位をつける。

さて第３図を参照すると、電源を入れること、即ちパワ
ーアップ（２７）に際して、プログラムは回路装置につ
いての診断チェック（２８）に入る。

その診断チェックの結果が良いと、そのプログラムはど
の電話線が能動であるのかについてのチェック（２９）
へと進む。

ヴオイステク社のモデル５０によるＴＩＳ　６は、例え
ば２〜３２（２の倍数）の電話線１０とインタフェース
するように構成できる。故に、モデル５０によるＴＩＳ
　６と共に使用されるようなスーパーバイザ回路３は、
３２までのラインが能動であることを予期する。各電話
線の状態を逐次ポーリングすることにより、プログラム
は、電話線１０が能動であるかどうかを決定する。電話
線の地図をチェックすること（２９）の結果として、プ
ログラムは、ＲＡＭ　２６に置＜Ｔｌ５６の構成につい
ての表即ち“地図”を作り出す。

２９におけるＴｒＳ”６地図の完成に際して、このプロ
グラムは、後で記述される成る割り込みの例外を伴って
、限りなく継続するループを開始する。このループは、
実行されなければならない作業を行うために、多くの異
なる仕方において設定される。ループをプログラミング
する方法が異なる場合、同じ作業が指定されても、その
プログラムの内容に依存して、その作業は一層頻繁に、
或いはより間隔をおいて指定されることになる。第３図
に示されているシステムは、ヴオイステク社のモデル５
０　ＴＩＳ　６及びヴオイステク社のモデル３０　ＶＰ
Ｓ　８に適合して動作するループの例である。

プログラムは、能動の電話線の各々をポーリング（登録
）して、各々の場所で幾つかの作業を実行する。その後
そのプログラムは、初めの電話線を再びポーリングする
ために戻る前に、幾つかの他の作業を行う。標準的に、
各々のポーリングステップには１００マイクロ秒を必要
とするので、もしも３２の電話線の全コンブリメントが
役務提供されるものとすると、ループ全体では４ミリ秒
かかることになる。かくして、幾つかの作業は比較的頻
繁（１００マイクロ秒ごと）に行われるものもあるが、
まれ即ち４ミリ秒ごとにしか行われないものもある。頻
繁に行われる作業と左程頻繁に行われない仕事との正し
い組み合わせを選ぶことにより、システム動作は最良に
なる。

プログラムが３０において最初の能動電話線をポーリン
グすることで開始する場合、それはまず、３１において
ホスト・コンピュータ２へと待ちメツセージを送信する
作業をする。（ＶＰＳ　８とＴＩＳ　６とは共にホスト
・コンピュータに対するメツセージを発生する）。ｖｐ
ｓ　ｓからスーパーバイザ回路３への全ての通信は、割
り込みの導入により達成される。割り込みは、ステップ
３０と３６の間で第３図に示されているループを分断し
、ＶＰＳ　８に作用するルーチンを実行して、その割り
込みが介入した点において第３図のプログラムへと制御
を戻す。このルーチンは、マイクロプロセッサ１ｚにＶ
ＰＳ　８からのメソセージを読ませ、それをホスト・コ
ンピュータ２へと送信するためのテキスト・ストリング
へと翻訳し、そしてそのメツセージをＲＡＭ　２６に蓄
積する。

ＴＩＳ　６はまた、例えば各種タイマーのステータスに
関するメツセージ及び電話線１０の状態に関するメツセ
ージ（後で記述する）のような、ホスト・コンピュータ
２に対するメツセージを発生する。ポーリング・プログ
ラムの通常の過程において、こうしたメツセージはテキ
スト・ストリングへと翻訳されてＲＡ？’ｌ　２６に入
れられ、ＶＰＳ　８からのメツセージと共にホスト・コ
ンピュータ２へ送信されるのを待つ。

ホスト・コンピュータ２に対するＶＰＳ　８及びＴＩＳ
　６からのメツセージはすべて、１ホスト・コマンド行
列”と呼ばれるＲＡＭ　２６の領域に維持される。ポー
リング・プログラムではこの点において、その行列にお
いて待機しているうちの初めのキャラクタが、ホスト・
コンピュータ２へと送られる。（次の引き続くキャラク
タは、ポーリング・プログラムの引き続いての反復に際
して送られる）。

ＲＡＭ　２６には、時間を維持するためのタイミング・
レジスタを与えるための、ある程度のメモリが割かれて
いる。かかるタイミング・レジスタはタイミング・ルー
チン３２によって制御される。典型的な応用例では、３
つのレジスタが各ラインに対して割り当てられるので、
スーパーバイザ回路３では、３２Ｘ　３　＝９６までの
タイマー即ち“クロック”が利用できる。

こうしたレジスタ・クロックはマスター・クロックによ
って制御される。制御に対する問題の時間は数１０分の
１秒より大きい精度で制御されることはないので、マス
ター・クロックは非常に長い期間、標準として３０ミリ
秒を持っている。かくして、プログラムは一般に単一の
マスター・クロック・サイクル内で幾つかのポーリング
・サイクルを通して循環する。

マスター・クロックは各サイクル毎に１ビツト・レジス
タにおいて状態の変化を強制するのに使用される。レジ
スタ・クロックは、最後の反復が通過したことにより１
ビツト・レジスタがその状態を変えたかどうかを判定す
るプログラムによって、更新される。もしもそれが変化
したならば、プログラムは、それが現に役務を提供しつ
つある電話線ｌＯに対するタイミング活動である３つの
レジスタの内容をインクリメント即ち漸増させる。レジ
スタ・クロックは、適用に依存して種々な目的のために
使用される。

典型的な応用例において、第１のクロックがリセットさ
れ、電話線１０上において役務（サービス）に対する要
請に返答があったとき、即ち、電話線１０が“オフ−フ
ック”になる即ち電話器が外されるときに運転を開始す
る。それは、電話線１０上における何れかの引き続くコ
マンド活動に際してリセットされる。かくして、それは
活動しない期間のタイミングを取る。最初のクロックを
漸増させた後、プログラムはレジスタを読み、そしてそ
のレジスタが例えば１０分という成る確立された時間の
漸増を記録するたびに、ホスト・コンピュータ２へと通
知することになる。かくしてそれは、不合理な長さの時
間がライン上での活動なしに経過しているので、その処
理は終了されるであろうことをホスト・コンピュータ２
に警告する。

第２のクロックは、電話線１０上でのサービスに対する
要請が返答されるとき、即ちそのラインが１オフ−フッ
ク”になるときにリセ・ノドされ、更新される。それは
、その呼出者がタッチ・トーン（標準としては、顧客が
望んでいるサービスの型式を指定する加入者ナンバー及
びコード）などによる適当な情報を供給するまで、時間
を記録し続ける。クロックを漸増した後、プログラムは
レジスタを読み、もしもその要請された情報が成るプリ
セット時間（例えば３０秒）以内に現れないならば、ど
れがその紛失情報に対する即座の音声メソセージを開始
するのか、または電話線１０を終止させるのかをホスト
・コンピュータ２に通知する。

第３のクロックは、電話合図トーンの１つがホスト・コ
ンピュ゛−夕２のコマンドにより電話線１０上に置かれ
る期間を制御する。かくして、もしもホスト・コンピュ
ータが電話線ＩＯ上に警笛音即ち“ビープ”の送出を要
請するならば、ビープに対するトーン発生器が作動され
、第３のクロックはリセットされ更新される。プログラ
ムは、“ビープ”に対するプリセット時間が経過するま
で各漸増ごとにレジスタを読み、その後トーンをオフさ
せることになる。

ホスト・コンピュータ２からスーパーバイザー回路３へ
のすべての通信は、割込みの導入により達成される。こ
の割込みは、プログラムを第３図に示されているループ
から出し、ホスト・コンピュータ２に作用するＴＩＳル
ーチン３３からのメツセージ・システムへのコマンドを
実行し、その後その割込み、の入った個所で第３図のプ
ログラムへと制御を戻す。このコマンド・ルーチン３３
は、そのコマンドがＴＩＳ　６に対するものなのかｖｐ
ｓ　ｓに対するものなのかをマイクロプロセッサ１２に
決定させ、前にも述べたように、Ｔｌ５６かｖｐｓ　ｓ
の何れかへの送信のために、ＲＡＭ　２６の前取って割
当てられたメモリ領域へとそのコマンドの適切な翻訳を
書き込む。

第３図に示されているプログラムはこの点において、Ｔ
ＩＳ　６に対するコマンド用に割当てられたＲＡＭ　２
６及びＲＯＭ　１３におけるメモリ・スペースがチェッ
クされ、そこにプログラムが現にサービスしている電話
線ｌＯに対する何らかのコマンドがあるのかどうかが見
られる。もしもそこに何らかのコマンドがあるとするな
らば、それらはＩＴＩ　２０に対するデータ・バス１４
上に送出されることによって、この点において実行され
る。

前記のタイミング情報を取り扱うホスト・コンピュータ
２へのメソセージに加えて、そのポーリング・プログラ
ムは、現にポーリングされつつある電話線１０がサービ
ス（電話線１０上における呼出し）を要請しているのか
どうか、呼出者が受話器を掛けたかどうか、及びタッチ
・トーン・デコーダなどによって記録される最も新しい
数字などを判定する。こうしたメツセージは翻訳され、
ボー１Ｊング・プログラムにおけるその点において、前
に記述されたように、ホスト・コンピュータ２のコマン
ド行列に置かれる　−ことになる。

ここで、プログラムはそれが３４において最後の能動な
電話線に到達したかどうかを見るためのチェックをする
。もしもそうでないならば、そのプログラムは３５にお
いて次の能動ラインをポーリングして、前述の作業を繰
り返す。もしも最後の能動な電話線であったとしても、
３４において示されているように、３０における最初の
ラインへと戻る前に幾つかの付加的な作業が実行される
。使用頻度の小さいルーチン（３６）と呼ばれるそうし
た作業は、以下において一層詳細に記述されるように、
ｖｐｓ　ｓルーチンに対するコマンド及び第４のタイミ
ング・クロックの作動のような多くの機能を持っている
。

前に示したように、ホスト・コンピュータ２からＴＩＳ
　６又はＶＰＳ　８へのコマンドは、割込みの結果とし
てＲＡＭ　２６の割り当てられた領域に現れる。この時
、第３図に示されているプログラムにおいて、ＶＰＳ　
８に対するコマンド用に割当てられたメモリ・スペース
が、そこに何らかのコマンドがあるのかどうかを見るた
めにチェックされる。もしも何らかのコマンドがあるな
らば、それらはｖｐｓ　ｓへのデータ・バス１４上に送
出することによってこの点において実行される。

更に第４のクロックが、例えば話し中音及び呼出し音の
ような、割込みを必要とする電話合図トーンに対するオ
フ／オン時間を制御する。このクロックは連続して走行
する。そのプログラムは、各漸増後にそのレジスタを検
査し、その時間がプリセ・７ト量を越えたときにそのト
ーンをターン・オフ又はオンすることになる。

幾つかの理由によって、ホスト・コンピュータ２のディ
スク装置にあるデジタル化された音声メツセージをｖｐ
ｓ　ｓによって維持されているディスク９へと転送する
ことが有用である。更に、ｖｐｓ　ｓのディスク９から
ホスト・コンピュータ２のディスクへのデジタル化され
た音声メソセージの転送はバックアップ及びエラー・チ
ェック処理に対してしばしば有用である。この過程は、
第４図に示されているように、スーパーバイザ回路３に
対してダイレクト・メモリ・アクセス・デバイス３７を
付加することによって大いに助けられる。かかるディス
ク間通信に対して、マイクロプロセッサ１２はダイレク
ト・メモリ・アクセス（ＤＭＡ）デバイス３７により助
けられ、中央データ・バス１４へのデータ転送はバス・
コネクタ１５を介して行われ、ライン２５上にあるｖｐ
ｓ　ｓへの又はそこからのデータ転送は、アドレス・バ
ス２３及びデコーダ２４を介して行われる。

２８０Ａのマイクロプロセッサが使用される場合、適切
なりＭＡデバイス３７としては、Ｚ８０Ａ　ＤＭＡチッ
プがある。

転送動作は、ｖｐｓ　ｓのキャラクタに依存して種々な
方法においてプログラムされる。ヴオイステク社のモデ
ル３０は、データを６にバイトで転送する。かくして、
ＶＰＳ　８としてモデル３ｏを使用する場合に第４図の
システムは、データを６にバイトで取り扱うように設計
される。

データ転送においては、多くのホスト・コンピュータ２
上、並びにスーパーバイザ回路３において使用されるＤ
ＡＲＴ　１９チフブ上に存在する、第２のＲＳ　２３２
−Ｃポートが使用される。この第２のデータ・チャンネ
ルをディスク間転送に使用すると、この転送動作は、シ
ステムｌの正常な動作に支障を与えることなしに、時間
が許す限り実行される。かかる動作は、“バンクグラウ
ンドにおける動作”と呼ばれている。

すべてのデータ転送におけるように、状態データを含む
データが、転送の過程においてスーパーバイザ回路３の
ＲＡＭ　２６に貯蔵される。ホスト・コンピュータ２か
らの音声データは、コンパチブルな６にバイト・テキス
ト・ストリングへと翻訳されて第２のＲ５２３２−Ｃラ
インに送出され、スーパーバイザ回路３のＲＡＭ　２６
に貯蔵される。時間が許せば、６にバイトの音声データ
が、ダイレクト・メモリ・アクセス・デバイス３７の制
御下においてＶＰＳ　８へと転送される。この過程は、
完全なメツセージが送信されるまで続行される。

オーディオ信号線１１上におけるＶＰＳ　８からＴｌ５
６への音声データの伝送は、ダイレクト・メモリ・アク
セス・デバイス３７の制御下において、６にバイトのバ
ッチをスーパーバイザ回路３のＲＡＭ　３７のメモリ位
置へと通過させることによって終了する。かかるデータ
はその後、テキスト・ストリング表示へと翻訳され、第
２のｌ？ｓ　２３２−Ｃチャンネルを通してホスト・コ
ンピュータ２へと通過される。かかる方法は拡張された
コマンド・ストリングを転送するのにも使用しうる。

さて、第５図の概略図を参照するに、好ましいスーパー
バイザ回路３が第５ａ〜第５ｇ図上で符号によって指定
されている標準のコンポーネントを伴って示されている
。但しすべての電力接続又は使用されない接続は、すべ
て筒略化のために示されていない。第５ａ図はホスト・
コンピュータ２と通信するＤＡＲＴ　１９についての回
路装置の典型的な例を示している。例示されティるＵＡ
ＲＴ　１９は、Ｚ８０Ａ　（第５ｂ図参照）のような最
も一般的に使用されるマイクロプロセッサ１２とインタ
フェースするように設計されている、Ｚ８０Ａ　５１０
１０テある。ＵＡＲＴ　１９は、ホスト・コンピュータ
２への２つのＲＳ　２３２−Ｃライン３８及び３９とし
て示されている通信線４を有している。

ライン３８はホスト・コンピュータ２とのコマンド及び
情報交換のために使用され、ライン３９は、前に記述さ
れたようなディスク間転送又は大きなブロックのデータ
の転送のために使用される。

ホスト・コンピュータ２上で利用できるＲＳ　２３２−
Ｃの性質及び通信線４の長さに依存して、ライン３８及
び３９上信号の調節を行うことが要請される。

ＵＡＲＴ　１９の２つのデバイス・ポートを”Ａ”及び
“Ｂ”とする。Ａはライン３８に対応し、Ｂはライン３
９に対応している。各々は、４つのライン、即ちＴＸＤ
、　ＲＸＤ、　ＲＴＳ及びＣＴＳを持ッテイる。ＴＸＤ
ラインは、ＲＳ　２３２−Ｃ直列フォーマットにおいて
スーパーバイザ回路３からホスト・コンピュータ２へと
伝送されつつあるデータを運ぶものであり、第２゛図の
送信線１７に対応している。ＲＸＤラインは、Ｒ５２３
２−Ｃ直列フォーマットにおいてホスト・コンピュータ
２からスーパーバイザ回路３へと伝送されつつあるデー
タを運ぶものであり、第２図における受信線１６に対応
する。また、ポートＡ及びＢの各々は、第２図での制御
線１８に対応する２つの制御線、即ちＲＴＳ　（送出要
請）及びＣＴＳ　（送出クリア）を持っている。ＲＴＳ
端子は通常論理“高”即ち“ハイ”にあって、その装置
がホスト・コンピュータ２からの信号を受信できること
を示している。もしもＵＡＲＴ　１９の内部バッファが
満杯であるとすると、このＲＴＳ端子は低い論理信号へ
と切り換わり、スペースが空いてＲＴＳ端子がハイに切
り換わるまで、別なキャラクタを送らないようにホスト
・コンピュータ２に警告する。他方ホスト・コンピュー
タ２は、ＣＴＳライン上に低論理信号を供給することに
よって、そこにキャラクタを送らないようにＤＡＲＴ　
１９に警告できる。そうでない場合には、ＣＴＳライン
はホスト・コンピュータ２によって高論理に維持される
。かくしてＲＴＳ及びＣＴＳ端子は、ＲＳ　２３２−Ｃ
のプロトコルに従って、ホスト・コンピュータ２とスー
パーバイザ回路３との間における情報の流れを制御する
ために使用される。

データ・バス１４は、データ・ラインＤＯ〜Ｄ７からな
っている。このデータ・バス１４はキャラクタを含み、
このキャラクタはホスト・コンピュータ２（並列フォー
マットにおいて）へと送られるか、或いはこのキャラク
タにはホスト・コンピュータ２　（並列フォーマットに
おいて）によりスーパーバイザ回路３へと伝送されるキ
ャラクタがさらに印加される。こうしたキャラクタは、
ＶＰＳ　８　、ＴＩＳ　６及びタイミング・ルーチン３
２に関連して前にも記述されたように発生され使用され
る。

ＵＡＲＴ　１９は２つのクロック信号を必要とする。

タイミング・ライン４１によって運ばれる第１のクロッ
ク信号は、マイクロプロセッサ１２（第５ｂ図参照）を
動作させるのに使用されるマスター・クロック４２から
発生され、マイクロプロセッサ１２の動作にＤＡＲＴの
動作を同期させるのに使用される。このクロック信号は
、トランジスタ４４、４５及びこれらに関連する回路部
品を用いた、ブツシュ・プル・トランジスタ増幅器４３
によって鋭くされる。このクロック信号はその後、ＵＡ
ＲＴ　１９のＣＬＫ　（クロック端子）へと供給される
。

第２のクロック信号は、ビットがホスト・コンピュータ
２とＤＡＲＴ　１９との間において転送される速度を確
立する。転送に対しては最高速度が使用されるのが好ま
しく、その割合は約１９．２ＫＨｚである。タイミング
・ライン４６によって運ばれるこのクロック信号は、第
５ｆ図に示されているスーパーバイザ回路３のトーン発
生部分から引き出され、そしてシュミット・トリガー型
ＮＯＴゲート４７により鋭くされ、分周器４８によって
適当な周波数へと分割され、そしてライン４９によって
ＤＡＲＴ　１９　（７）端子ＲＸＣ，ＴＸＣ（受信及び
送信クロック）及びＲＸＴＸＣＢへと印加される。

この周波数を分割して一層減少することは、ライン５０
を通して分周器の２つのユニットを−緒に組み合わせる
ことにより達成される。結果としての低周波信号は第２
の分周器５１へと印加され、更に低い周波数はフリツプ
・フロップ・ラッチ５２により２の係数でもって再度分
割される。そこにおいて、ライン５３によって運ばれる
信号は、タイミング・ルーチン３２に関して前に記述さ
れたタイミング・ルーチンを確立するのに使用されるク
ロック信号となる。

最初の分周器４８に印加される周波数は４．９１５２ｍ
Ｈｚである。ＤＡＲＴ　１９（ＤＡＲＴ　１９内で更に
分割される）へと供給される周波数は、この値の四分の
１、即ち１．２２８８１１Ｈ２であって、１９．２ＫＨ
ｚの転送率を確立する。ライン５３上における信号の値
は更に分割されて、３７．５Ｈ２（２７ミリ秒期間）へ
と減少される。

ＤＡＲＴ　１９のＲＳＴ　（リセット）端子は、電力が
適用されたとき、或いはリセット押釦が作動されたとき
に、その装置を初期動作モードに置くために“低”論理
即ち“ロー”へと駆動される。

リセット回路は第５　”ｂ図に関連して一層詳細に論議
される。正常な動作の下においては、この端子はハイに
保持されている。

ＤＡＲＴ　１９に対するライン５４１ＥＯ（割込み駆動
出力）、ライン５５１ＮＴ（割込み）、そしてライン５
６ＩＥＩ（割り込み駆動人力）の接続は、マイクロプロ
セッサ１２に割込み、ＤＡＲＴ　１９の優先性を確立す
るために使用され、ホスト・コンピュータ２がキャラク
タを送出するときに割込み（ＩＮＴ端子は低になる）を
自動的に発生する。そこにおいて、この割込み信号はラ
イン５５によって運ばれる。第５ｇ図に示されているＤ
ＭＡ　３７回路に関連して一層詳細に論議されるように
、もしも高い優先性を持つＤＡＭ　３７がＩＥＯをライ
ン５６でローに駆動することによってその優先性を確立
したならば、このキャラクタが処理されるに先立って短
い遅延が生じる。しかしながら、ＤＡＲＴ　１９からの
割込みは、ＤＡＲＴ　１９からのＩＥＯライン５４の接
続によって確立されるように、ＶＰＳ　８及びＴＩＳ　
６によって発生されるものよりも速い優先性を取ること
になる。

ＤＡＲＴ　１９のＲＤ　（読出し）端子は、もしもその
装置がデータ・バス１４からのデータを読むのであれば
“ロー′に保持され、もしもＵＡＲＴ　１４がデータを
データ・バス１４へと書き込むのであれば“ハイ”に保
持される。その信号の源はマイクロプロセッサ１２（第
５ｂ図において示され、そして第５Ｃ図及び第５ｄ図に
おけるバス５８を通して運ばれる）である。

ＵＡＲＴ　１９のｌ０ＲＱ　（入／出力要請）端子は、
マイクロプロセッサ１２により“ロー”に駆動されてバ
ス５８によって運ばれ、ラインｌ０Ｒ（１はメモリでな
く入／出力装置をアドレス指定する。この１０ＲＱライ
ンが“ロー”である場合、ＣＥ　（チップ駆動）信号は
、後で論議されるように、ＤＡＲＴ　１９を作動するこ
とができる。

ＤＡＲＴ　１９のＭＩ　（機械サイクルｌ）端子は、前
述したＣＬＫ信号と共にマイクロプロセッサ１２とＤＡ
ＲＴ　１９の同期を可能にし、そして第５ａ図〜第５ｂ
図において示されているようにバス５８及びラインＭｌ
に沿って運ばれる。

ＵＡＲＴ　１９に対するライン５７ＣＥ　（チップ駆動
）接続は、ＵＡＲＴチップ１９がデータ・バス１４から
データを読み、そしてマイクロプロセッサ１２によって
アドレス指定されるときにのみデータ・バス１４上にデ
ータを置くのを可能にする。その信号の源は、第５ｄ図
で示されるようにしてデコードされるマイクロプロセッ
サ１２のアドレス・バス２３である。

ＤＡＲＴ　１９のＢ／Ａ端子は、該デバイスにボートＡ
（低い信号）かボー）Ｂ（高い信号）の何れかを認識さ
せる。その信号は、第５ｂ図及び第５ｄ図に詳細に示さ
れているように、マイクロプロセッサ１２のアドレス・
バス２３のラインＡｌ上で運ばれる。

ｔＪＡＲＴ　１９のＣ／Ｄ＠子は該デバイスに、マイク
ロプロセッサ１２（高い信号入力）からＵＡＲＴ　１９
へのデータ（低い信号）として、又はコマンドとして、
データ・バス１４上へと信号を割込ませる。マイクロプ
ロセッサ１２のアドレス・バス２３の信号ライン＾０は
、第５ｂ図及び第５ｄ図において詳細に示されているよ
うに、その信号を運んでいる。

さて第５ｂ図には、スーパーバイザ回路３に使用される
マイクロプロセッサ１２の回路装置の典型的な例が示さ
れている。前にも述べたように、２８０Ａがこの目的の
ために使用される。Ｚ８０Ａマイクロプロセッサ１２は
１６ラインのアドレス・バス２３ヲ使用する。アドレス
・バス２３は２つのバスに分割され、第１のアドレス・
バス５９はアドレス・ラインＡＯ〜Ａ７を含み、そして
第２のアドレス・バス６０はアドレス・ラインＡ８〜Ａ
１５を含んでいる。アドレス・バス５９及び６０は共に
、口ＭＡ　３７　（第５ｇ図）へとじかに通され、また
常時駆動されているライン・ドライバ６１及び６２を介
して、第５Ｃ図に関連して記述されるデコーダへと通さ
れる。

Ｚ８０＾マイクロプロセッサ１２の６つの制御端子（前
に簡単に論議された、？１１．　ＭＲＥＱ、　ｌ０ＲＩ
ＩＩ、　ＲＤ。

畦及びＲＥＦ）は、制御バス５８へと形成され、Ｄ？’
１Ａ３７（第５ｇ図）へとじかに通され、そして常時駆
動されるライン・ドライバ６３を介して、第５Ｃ図、第
５ｄ図などにおいて示されているように、スーパーバイ
ザ回路３の他の回路へと通される。制御バスにおける６
つの信号は以下の通りである。

Ｍｌ　（機械サイクル１）：この出力は、マイクロプロ
セッサ１２の最初のサイクルが始まるときに生じる信号
を与えて、マイクロプロセッサ１２の動作と他の装置と
の同期（クロック信号を伴って）を可能にする。

？ｆＲＩＥＱ　（メモリ要請）：この出力は、そのプロ
グラムがスーパーバイザ回路３のメモリ区域における場
所（第５Ｃ図参照）をアドレス指定するときに（低い）
信号を与える。

１０ＲＱ　（入／出力要請）：この出力は、そのプログ
ラムがスーパーバイザ回路３における入／出力装置、例
えば、第５ａ図に示されている［ＩＡＲＴ　１９をアド
レス指定するときに（低い）信号を与える。

ＲＤ　（読出し）：この出力は、そのプログラムがアド
レス指定された装置又はメモリ場所にデータ・バス１４
の内容を読ませるときに（低い）信号を与える。

畦（書込み）：この出力は、そのプログラムがアドレス
指定された装置又はメモリ区域にデータ・バス１４への
情報を書き込ませる時に（低い）信号を与える。

ＲＥＦ　（回復）　：この出力はダイナミック・メモリ
に回復プロセスを受けさせる（低い）信号を与える。ダ
イナミック・メモリは例示されている回路装置には使用
されていない。この信号は、回復処理のためマイクロプ
ロセッサ１２が無効にされている時間中に動作を行わせ
ないようにするためにのみ使用される。

Ｂ［ｌ５ＡＧＫ及びＢｔｌＳＲｌｌ　（バス確認及びバ
ス要請）信号は第５ｇ図に関連して記述されたＤＭＡ　
３７の動作に関連して使用される。ＢｔｌＳＲＱライン
上における低い信号の受信に際して、マイクロプロセッ
サ１２は、スーパーバイザ回路３のバス１４及び２３を
ＤＡＭ　３７の制御に引き渡し、そしてＢＵＳＡＣＫラ
イン上に低い信号を与えることによりこの作用を承認す
る。

Ｚ８０Ａマイクロプロセッサ１２は８ラインのデータ・
バス１４を使用する。データ・バス１４は、ＤＭＡ　３
７　（第５ｇ図）へとじかに通され、そしてバス・コネ
クタ１５を介してスーパーバイザ回路３の残りの部分へ
と通されている。第２図に関連して前に説明したように
、バス・コネクタ１５はデータ・バス１４の２つの区域
を隔絶できる。

これらの区域は、ＵＮ　（駆動）入力が高い場合にはバ
ス・コネクタが接続する区域である。ＥＮ入力が低いな
らば、ＤＩＲ（方向）入力の設定に依存して、バス・コ
ネクタ１５はそれが接続されているデータ・バス１４の
区域に沿ってデータを一方又は他方へと通す。

バス・コネクタ１５に対するＥＮ信号は、ＮＯＴゲート
６４から引き出され、ライン６５上を運ばれる。

このライン６５は、第５ｄ図に示されているデコーダ６
８からのライン６６上で運ばれるデコードされたアドレ
ス信号から引き出される。その同じデコーダされたアド
レス信号は、やはり動作するのに低い信号を必要とする
ＤＭＡ　３７　（第５ｇ図）のチップ駆動端子（Ｃε）
へとライン６７によって通される。しかしながら、ＮＯ
Ｔゲート６４によって作り出される反転のために、バス
・コネクタ１５はＤＭ＾３７が作動されるときにはいつ
でも開き、ＤＭＡ　３７が駆動されないときにのみスー
パーバイザ回路３の残りの部分へとデータを通過させる
。

データの流れの正しい方向は、バス・コネクタ１５へと
ゲート６９からライン７０によって運ばれるＤ　Ｉ　Ｒ
（８号によって設定される。第５ｂ図及び第５Ｃ図でバ
ス５８を通して進路をとって示されているように、ゲー
ト６９はマイクロプロセッサ１２からのＭｌ及びＦＤ倍
信号よって駆動される。

ＩＮＴ（割込み）信号は７１に沿って、優先順付順に述
べればＤＭ＾３７（第５ｇ図）、υ＾ＲＴ１９（第５ａ
図）　、ｖｐｓ　ｓ又はＴＩＳ　６によってマイクロプ
ロセッサ１２へと印加される。マイクロプロセッサ１２
は割込み信号（ＩＮＴ“ロー”）を受信すると、その割
込みをす゛−ビスする適切なプログラム・ルーチンのア
ドレスを見出すためにデータ・バス１４上を調べる。割
込み優先性を確立し、その割込みベクトルをデータ・バ
ス１４上に置く方法は、それらに関するデバイスの各々
をそれぞれ示している第５ａ図〜第５ｇ図に関連して記
述される。

ＩＮＴ信号自体はへＮＯゲート７２から引き出され、そ
の出力は５ｖライン７３への接続によって“ハイ”に引
き上げられる。ＡＮＤゲート７２はライン５５及び７４
により駆動される。ライン５５上における信号はＤＭＡ
　３７　（第５ｇ図）のＴＮＴ出力によるか、ＨＡＲＴ
　１９　　（第５ａ図）のＩＮＴ出力によって発生され
、ライン７４上における信号は、後で論議されるように
（第５ｄ図）ｖｐｓｓのＩＮＴ出力によるか、丁ＩＳ　
６のＩＮＴ出力によって発生される。

極性及び論理は、もしも４つの装置（ＤＭＡ　３７、Ｄ
ＡＲＴ　１９　、ＶＰＳ　８又はＴＩＳ　６）　（７）
何れかが割込み信号を発生するならば、それがマイクロ
プロセッサ１２のＩＮＴ入力を“ロー”へ駆動し、それ
によりその割込みプロセスを開始させるように設定され
る。しかしながら、その極性設定システムは１つ以上の
デバイスが割込み信号を同時に供給することを防止する
ことを銘記されたい。

リセット（ＲＳＴ）信号を生じさせるリセット回路装置
７５は、押釦７６又は電力をスーパーバイザ回路３へと
適用するプロセスにおいて作動される。Ｒ５Ｔ信号はＮ
ＯＴゲート７７によって整形され、マイクロプロセッサ
１２のＲＳＴ　（リセット）端子へと印加され、そして
ライン８９によってリセット信号（第５ａ図及び第５ｃ
図）を要請する他の回路デバイスへと通される。

マイクロプロセッサ１２を駆動するためのクロック信号
（ＣＬＫ）は、ＮＯＴゲート７９及び８０を能動素子と
して使用しているマスター・クロック４２の水晶発振器
７８から引き出される。ＣＬＫ信号は、フリップ・フロ
ップ・ラッチ８１、ＮＯＴゲート８２、及びトランジス
タ８４．８５を能動素子として使用しているブツシュ・
プル増幅器８３によって整形され、鋭くされ、及び分離
される。マイクロプロセッサ１２に対す為所望の動作用
周波数は４　ｍＨｚであり、フリップ・フロップ・ラッ
チ８１はその信号を４によって分割するので、発振器７
８は１６ｍＨ，ｚの水晶周波数において作動される。４
　ｍＨｚのクロック信号（ＣＬＫ）は、第５Ｃ図に関連
して記述されるように、ライン８７によって遅延回路８
６へ、分離ＮＯＴゲート８８を通してライン４１によっ
てＤＡＲＴ　１９（第５ａ図）へ、そしてライン９０に
よって聞＾３７（第５ｇ図）へも通される。

第５Ｃ図はメモリ回路を示している。この典型的な実施
例では、２つの型式のメモリ・チップ、即ち、第３図に
関連して詳細に記述されているプログラムを含むＲＯＭ
　１３　（リード・オンリー・メモリ）と、そしてホス
ト・コンピュータ２とＴＩＳ　６との間で転送されつつ
ある情報を貯蔵するために使用されるＲＡＭ　２６　（
ランダム・アクセス・メモリ）とが使用されている。Ｒ
ＯＭ　１３には２つのメモリ・チップが使用され、各々
は８に×８ビットのデバイスとして構成されている。

ＲＡＭ　２６には４つのメモリ・チップが使用され、各
々は８に×８ビット・デバイスとして構成されている。

各々のメモリ・デバイス１３及び２６のデータ端子ＤＯ
〜Ｄ７は、中央データ・バス１４のセグメントにじかに
取り付けられている。メモリ・チップ１３及び２６のア
ドレス端子はすべて、アドレス・ラインＡＯ〜Ａ７を含
む第１のアドレス・バス５９、及びアドレス・ライン八
８〜ＡＩ２である第２のアドレス・バス６０の始めの５
つのラインへと取り付けられている。能動メモリ・チッ
プであるチップ１３又は２６は、デコーダ９１及び９２
からの信号を使用して、その選択されたメモリ・チップ
のＣ５（チップ選択）及びＯＢ　（出力駆動）端子を“
ロー”へ駆動することによって選択される。こうしたデ
コーダ９１及び９２は、アドレス・バス６０のアドレス
・ライン八１２〜Ａ１５からの信号によって駆動される
。

デコーダ９１及び９２はまた、デコーダ９１の端子Ｇ１
へ、又はＮＯＴＯＲゲート９６してデコーダ９２の端子
Ｇ２Ｂへと印加される、バス５８のＲＥＦラインからの
信号によって、回復サイクル中にメモリ回路を非作動状
態とするためにも使用される。

メモリ１３及び２６は、低い信号がマイクロプロセッサ
１２によってバス５８のＭＲＥＱライン上に置かれると
きのみ能動になる。ＲＯＭ　１３はデコーダ９１の端子
Ｇ２Ｂへと適用されるＭＲＥＱ信号によって作動される
。ＲＡＭ　２６は、ゲート９４及びＮＯＴＯＲゲート９
６って形成される論理回路によりＲＡＭ　２６の端子Ｃ
３２（チップ選択２）へと印加されるＭＲＥＱ信号によ
って作動される。更にＲＡＭ　２６は、上述のＭＲＥＱ
信号と一致してバス５８の畦ラインによって駆動される
ＯＲゲート９６によって、それらのＲＤ／ＷＲ（読出し
／書込み）端子へと印加される信号によって読出し又は
書込みを指令される。

ＮＯＴＯＲゲート９６９８、ＯＲゲート９９．１００及
び１０１、並びにフリツプ・フロップ・ラッチ１０２及
び１０３によって形成される遅延回路８６は、旧。

ｌ０ＲＱ、　ＷＲ及ヒ４　ｍ１ｌｚのマイクロプロセッ
サ１２のクロック信号８７によって駆動される。遅延回
路８６は、第５ｄ図及び第５ｅ図に関連して説明される
ように、ライン１０４及び１０５上で運ばれる信号を通
してＴＩＳ　６及びＶＰＳ　８へのデータの書込みにお
いて僅かな遅延を導入する。その遅延は、そのデータが
割当てられたメモリ場所へとクロック駆動される前に、
そのデータが落付いて、干渉を避けるのを可能にする。

第５ｄ図に示されているｖｐｓ　ｓインタフェース回路
装置は、アドレス・バス５９上でのアドレス・ライン＾
０〜Ａ６と、アドレス・バス５９上でのアドレス・ライ
ン＾７上で運ばれる信号から反転された信号とを必要と
する。ラインＡ７上における反転は、第５ｃ図において
示されている如く、ＮＯＴＯＲゲート９６給アドレス・
ライン１０７によって作り出される。また、ＲＤ、　ｌ
０ＲＱ及び旧ラインは、以下の如（使用するために、第
５ｄ図において示されているｖｐｓ　ｓインタフェース
回路装置にも供給される。Ｍｌ及びＲＤラインは、前に
も記述されたように、第５ｂ図に示されているバス・コ
ネクタ１５にも供給される。

第５ｄ図は、ヴオイステク社のモデル３０　ＶＰＳ８と
インタフェースする回路の詳細な実施例を示している。

モデル３０は、常時駆動されているライン・ドライバ１
０９によって駆動される８ライン制御バス１０Ｂ　、８
ライン・データ・バス７、データ準備ライン１１１、バ
ッファ準備ライン１１２、及びリセット・ライン１１３
（これらは後で詳細に論議される）によって、制御情報
（それが処理するオーディオ信号と混同されることのな
いように）を交換する。

ＶＰＳ　８制御バス１０Ｂラインは、１０８ａ〜１０８
ｈとして示されている。それらは次の機能を持ち、そし
て次のようにしてスーパーバイザ回路３によって発生さ
れる。即ちニ ライン１０８ａ　ＷＲＤＤＳＥＬ　（書込みデータ選択
）：書込み信号は、スーパーバイザ回路３がホスト・コ
ンピュータ２からのデータをＶＰＳ　８へと通したいと
きに発生される。低い−ＲＤＤＳＥＬ信号は、データを
ＶＰＳ　８へ書き込むためにＷＲ倍信号ライン１０８ｇ
参照）と一致しなければならない。−ＲＤ　Ｄ　Ｓ　Ｅ
　Ｌ　（８号はアドレス・バス５９の最初の３つのライ
ンＡＯ，Ａｔ及びＡ２をデコーダするデコーダ１１４に
よって発生される。

ライン１０８ｂ　ＲＤＤＳＥＬ　　（読出しデータ選択
）：続出し信号は、ＶＰＳ　８がスーパーバイザ回路３
を通してホスト・コンピュータ２へのデータを通したい
ときに発生される。低い、ＲＤＤＳＥＬ信号は、ＶＰＳ
　８がデータをデータ・バス７上に於いてホスト・コン
ピュータ２に読出しを行わせるために、ＲＤ倍信号ライ
ン１０８ｈ参照）と一致しなければならない。ＲＩ）Ｄ
ＳＢＬ信号はアドレス・バス５９の最初の３つのライン
ＡＯ，Ａｔ及びＡ２をデコードするデコーダ１１４によ
って発生される。

ライン１０８ｃ　ＤＡＴＡＣＫ（データ承認）ニス−パ
ーバイザ回路３は、完全なコマンド／データ・ストリン
グが受けられたことをｖｐｓ　ｓに示すＷＲ倍信号ライ
ン１０８ｇ参照）と一致して、このラインを“ロー”に
駆動する。ＤＡＴＡＣＫ信号はアドレス・バス５９の最
初の３つのラインＡＯ，＾１及びＡ２をデコードするデ
コーダ１１４によって発生される。

ライン１０８ｄ　５ＥＲＲＥＧ（サービス要請）　ニス
−パーバイザ回路３は、ホスト・コンピュータ２からの
コマンド／データ・ストリングの終わりが到達したこと
をｖｐｓ　ｓに示すＷＳ信号（ライン１０８ｇ参照）と
一致して、このラインを“ロー”へと駆動する。５ＥＲ
ＲＩ！Ｑ信号はアドレス・バス５９の最初の３つのライ
ンＡＯ，ＡＩ及びＡ２をデコードするデコーダ１１４に
よって発生される。

ライン１０８ｅ　ＷＲＳＹＮＣ（書込み周期）ニス−パ
ーバイザ回路３は、コマンド／データ・ストリングがま
さに伝送されることをＶＰＳ　８に示す同信号（ライン
１０８ｇ参照）と一致して、このラインを“ロー”へと
駆動する。　ｌ４ＲｓＹＮｃ信号はアドレス・バス５９
の最初の３つのラインＡＯ。

Ａ１及びＡ２をデコードするデコーダ１１４によフて発
生される。

ライン１０８ｆ　ＲＤＳＹＮＣ（読出し周期）　ニス−
パーバイザ回路３は、コマンド／データ・ストリングが
読まれる前にそのストリングを同期させる同信号（ライ
ン１０８ｇ参照）と一致して、このラインを“ロー”へ
と駆動する。この信号はアドレス・バス５９の最初の３
つのラインＡＯ。

Ａ１及びＡ２をデコードするデコーダ１１４によって発
生される。

ライン１０８ｇ　ＷＳ（書込みストローブ）：この低い
信号は、ライン１０５によって選ばれ、そしてデータの
配置を可能にするために、第２Ｃ図に関連して記述され
たように、遅延回路８６によって発生される。

ライン１０８ｈ　（読み）：この低い信号は、スーパー
バイザ回路のマイクロプロセッサ１２によって発生され
、そして第５Ｃ図（第５ｂ図に関して与えられている記
載を参照）を介してラインＲＤ上で運ばれる読出し信号
である。

ＶＰＳ　８データ・バス７はバス・コネクタ１５を通し
てスーパーバイザ回路のデータ・バス１４へのアクセス
を得る。データの流れの方向は、マイクロプロセッサ１
２からのＲＤ倍信号存否によって決定される。バス・コ
ネクタ１５は、アドレス・バス５９のアドレスへライン
Ａ３．Ａ４及びＡ５をデコードするデコーダ１１６から
ライン１１５上を運ばれる信号によって駆動される。

ライン１１１１］ＡＴｌ？ＤＹ　（データ準備）は、Ｖ
ＰＳ　８がスーパーバイザ回路３へと転送されるべきコ
マンド／データ・ストリングをそのバッファに保持して
いることを示しているＶＰＳ　８からの低い信号を与え
る。前にも記述したように、かかる転送は割込みによっ
て行われる。　ＤＡＴＲＤＹ信号は、ライン・ドライバ
１１７がＲＤラインによって作動されるＯＲゲート１１
８からの信号と、デコーダ６８、アドレス・バス５９の
信号アドレス・ラインＡＯ及びＡ１からのライン１１９
上で運ばれる信号とによって駆動されるときに、データ
・バス１４のラインＤｌ上にじかに置かれる。

ライン１１１は割込み信号を運び、そしてそれはライン
・ドライバ１１７の第２の半分へと適用される。ライン
・ドライバ１１７のこの半分は常に能動状態にあって、
そしてデコーダ１２２を駆動するフリップ・フロップ・
ラッチ１２１及びＮＯＴＯＲゲート１１８動することに
よって、その割込みを発生する。デコーダ１２２は、ラ
イン７４上で運ばれ、マイクロプロセッサ１２を割込む
（第５ｂ図に関連して記述されたように）信号を発生す
ると共に、割込みルーチンに対するベクトルをライン・
ドライバ１２３を通してデータ・バス１４上に置くこと
になる。ＯＲゲート１１０は、デコーダ１１４からライ
ン１（’５によって運ばれた書込みストローブ祁信号か
らの信号によって作動されるときに、フリップ・フロッ
プ・ラッチ１２１をリセットする。

ライン１１２は、そのバッファがスーパーバイザ回路３
からのコマンド／データ・ストリングを受信する準備が
できたときに、ｖｐｓ　ｓからのＢＵＦＲＤＹ　（バッ
ファ準備）の低い信号を運ぶ。このＢＵＦＲＯＹ信号は
、ライン・ドライバ１１７が、ＲＤラインによって作動
されるＯＲゲート１１８からの信号と、そしてデコーダ
６訳アドレス・バス５９の復号アドレス・ライン＾０及
び八１からのライン１１９上で運ばれる信号とによって
駆動されるときに、データ・バス１４のラインＤ２上に
じかに置かれる。

ライン１１３は、ライン・ドライバ１１７を通してＲＥ
ＳＥＴ　（リセット）信号をＶＰＳ　８へと運ぶ。

ＲＥＳＥＴ信号は、ライン１０５によって運ばれる書込
みストローブ−８信号と、そしてライン１２５上におい
て運ばれ、アドレス・バス５９の３つのアドレス・ライ
ンＡＯ，＾１及びＡ２をデコードするデコーダ１１４に
より発生される信号とによって駆動される、ＯＲゲート
１２４によって発生される。

如上の割込みルーチンは、ＴＩＳ　６からライン１２６
上を運ばれるＴＩＳ　６からの信号（データ転送が前に
述べたポーリング・プロセスによるよりはむしろ割込み
によって一層能率良く達成される場合）によって開始さ
れる。割込みがＴｌ５６によって作り出されるときには
デコーダ１２２が異なる信号を発生するために、データ
・バス１４には異なるベクトルが置かれて、マイクロプ
ロセッサ１２にＴＩＳ　６割込みをするのに適したルー
チンを取らせることになる。それ故その接続は、ＴＩＳ
　６割込みよりもＶＰＳ　８割込みを優先させることに
なる。

ライン５４は、ＤＡＲＴ　１９（第５ａ図に関連して記
述されている）から信号を引き出し、またそれが運ぶ信
号は、ＶＰＳ　８及びＴＩＳ　６からの割込みよりもＵ
ＡＲＴ　１９の割込みに優先性があることを確立する。

これは、ＮＯＴＯＲゲート１１０ライン４０を介したデ
コーダ１２２への接続、及びＯＲゲート１２８を介して
のライン・ドライバ１２３への接続によるのである。Ｏ
Ｒゲート１２８は、マイクロプロセンサ１２によって発
生されるＩＯ１？Ｑ及び正信号に応答するＯＲゲート１
２９によっても制御される。

第５ａ図に関連して記述されたライン５３上を運ばれる
３７．５Ｈｚのクロック信号は、ライン・ドライバ１１
７のゲート部分を通してデータ・バス１４のラインＤ２
上に置かれる。第５ｄ図に示されている他の接続は、そ
のプログラム・サイクルでの適切な時間においてのみ動
作するよう各種デコーダ及び他の装置をゲートするため
に与えられる。

第５ｅ図は、スーパーバイザ回路３と電話インタフェー
ス・システム（ＴＩＳ）　６との間におけるインタフェ
ースを示し、そこで示されている回路はヴオイステク社
のモデル５０　ＴＩＳ　６への接続に適合しているもの
である。

モデル５０は３２本までの電話線を取り扱うことができ
る。電話線の状態についての問い合わせを開始するため
に、モデル５０は、スーパーバイザ回路３が問題の電話
線をアドレス指定するのを予期する。その電話線は１６
からなる２つのグループへと分割される。スーパーバイ
ザ回路３のバス５９上におけるアドレス・ライン八６は
、どちらのグループの電話線がアドレスされるべきかを
指定するのに使用される。そして特定の電話線が以下に
記述されるような信号によって指定される。即ちライン
八６上における信号がノ＼イのときには、第１のグルー
プの１６の電話ラインが駆動され、ライン八６上におけ
る信号がローのときには、第２のグループの１６の電話
線を駆動する高い信号がＮＯＴＯＲゲート１１０って発
生される。

１６ずつの各グループ内では、特定の電話線が２つの８
ライン・バス１３１及び１３２上で運ばれる信号によっ
て選択される。バス５９上で運ばれるスーパーバイザ回
路３のアドレス・バス・ラインＡ２〜Ａ５は個々の電話
線をアドレスするのに使用され、そうしたラインによっ
て運ばれる信号はデコーダ１３３．１３４及びＮＯＴゲ
ート１３５によりデコードされる。そのデコードされた
信号を運ぶ８ライン・バス１３６及び１３７は、２つの
常時駆動されているライン・ドライバ１３８及び１３９
により、８ライン・バス１３１及び１３２へ、それから
ＴＩＳ　６へと供給される。

バス１４０及びバス１４１はコマンドをＴＩＳ　６へと
転送する。バス１４０は、データ・バス１４のラインＤ
４〜Ｄ７の信号内容をライン・ドライバ１４２の初めの
半分を通して通過させる。こうしたラインは、アドレス
指定された電話線に対するオフ・フック（受話器の取り
上げ）、リセット・ディジット／リング°、オン・フッ
ク（受話器の戻し）及びトランク・リセット信号を作動
する。

ライン・ドライバ１４２は、スーパーバイザ回路３のア
ドレス・バス５９のラインＡＯ及びＡ１により作動され
るデコーダ１４３によりデコードされる信号によって駆
動される。バス１４０はまた、モデル５０のＴＩＳ　６
のトランク・ストローブへのラインを含む、このための
信号はデコーダ１４３から引き出され、そしてライン・
ドライバ１４２がライン１０５により運ばれる書込みス
トローブ信号により駆動されるときに、ライン１４３に
よってライン・ドライバ１４２の第２の半分を通して印
加される。デコーダ１４３はライン１０４及びライン１
０７によって作動されるＯＲゲート１４７を通して駆動
される。

バス１４１は、データ・バス１４のラインＤＯ〜Ｄ３の
内容を、常時駆動されているライン・ドライバ１４８を
通して通過させる。こうしたラインＤＯ〜Ｄ３はＶＰＳ
−４を通してｖｐｓ−ｏを作動して、ＴｌＳｅが採用で
きるように各種音声通路の１つを割り当てる。また、バ
ス１４１は、ＴＩＳ　６をリセットするＲＳＴ　（リセ
ット）ラインと、そして如上のアドレス・ライン（Ａ６
及び反転されたＡ６）とを含んでいる。

アドレス指定された電話線についての状態情報はバス１
４９により、ライン・ドライバ１５０を通じスーパーバ
イザ回路３のデータ・バス１４のラインＤＯ〜Ｄ７へと
じかに通過される。

ここで使用されている信号は８つあって以下の通りであ
る。初めの４つは電話線上におけるデコードされたタッ
チ・トーン信号のＢＣＤ（２進化１０進）表示であり、
他はフック−変更信号、オフ・フック信号、ディジット
組立て信号、そしてトランク判定信号である。ライント
ライバ１５０はライン１５２によって運ばれて、デコー
ダ１４３及びＲＤ倍信号よりアドレス・バス・ラインＡ
Ｏ及び八１からデコードされた信号によってＯＲゲート
１５１を通して駆動される。

スーパーバイザ回路３の中央データ・バス１４のライン
００及びＤｌは割込みを必要とするトーン回路をクロッ
ク駆動するのに使用される。それらは、ライン１０５上
を運ばれる書込みストローブ信号がライン・ドライバ１
４２を駆動するときに、デコーダ１４３からのライン１
４４及びライン１５４を介して選ばれる信号によって駆
動されるライン・ドライバ１５３によって、トーン・ジ
ェネレータ回路（第５ｆ図参照）へと通される。

第５ｅ図は、スーパーバイザ回路のデータ・バス１４上
におけるデータの流れを確立するのに使用されるバス・
コネクタ１５の１つをも示している。バス・コネクタ１
５はＭｌ！Ｑ信号によって駆動され、方向はＲＤ倍信号
より確立される。最後にデコーダ１４３及び１３４のゲ
ート切換回路は、これらの回路を適当なプログラム・セ
グメントごとに駆動するために、ライン１０４を通して
接続されていることに注意されたい。この接続にはＮＯ
Ｔゲート１３５を通すことも含みうる。

第５ｆ図はトーン発生回路を示している。Ｔｌ５６は、
電話線のオーディオ回路上に、４つの電話トーン、即ち
、ダイヤル音、話し中音、呼出し音及び確認音のうちの
１つを置く、こうしたトーンは、スーパーバイザ回路３
によって発生され、そして前にも記述したようにＴＩＳ
　６へと通過される。トーンは、適切なオーディオ周波
数を確立する適当な水晶１５６を使用したトーン発生チ
ップ１５５により発生される。ＴＩＳ　６へのラインは
演算増幅器（オペアンプ）１５７によって駆動される。

割込み（話し中及び呼出し）を要請するトーンは、前に
も述べたようにデータ・バス１４のセグメント上に置か
れた信号によって中断される。確認トーンの周波数を確
立する水晶１５５はライン４６につながれ、そして第５
ａ図に関連して記述されたクロックの回路に供給するた
めに使用される。

第５ｇ図には、ダイレクト・メモリ・アクセス（ＤＭＡ
）が示されている。回路は１つのＤＭＡチップ３７から
なり、２８０Ａ　ＤＭＡが例示されている。

囲＾チップ３７は、前にも述べたように、スーパーバイ
ザ回路３の動作を背景にしたディスク−ディスク間又は
他の大量のデータ転送を可能に−するのに使用される。

ＤＭ＾チップ３７に対する接続は、スーパーバイザ回路
のアドレス５９及び６０、制御バス２８、及びデータ・
バス１４を含んでいる。

制御バス２８の１つのライン、即ちＲＩＥＦラインは、
ＤＭＡチップ３７によっては必要とされないことを銘記
されたい。

ＤＭＡチップ３７は、マイクロプロセッサ１２からスー
パーバイザ回路のバス１４．５８．５９及び６０の制御
を引き継ぐことにより機能する。そしてチップはマイク
ロプロセッサ１２の介入なしにＩ１０デバイスとメモリ
との間でデータを転送し、それによりかかる転送を早い
ものとする。チップはＢＵＳＲロラインを“ロー”に駆
動することによりバス制御を要求するが、このラインは
前にも記述したようにマイクロプロセッサ１２のＢＵＳ
ＲＱ入力へとじかに接続される。バス１４．５８．５９
及び６０の制御をＤＭＡ　３７へと転送した後、マイク
ロプロセッサ１２は低い信号をそのＢＵＳＡＣＫ　（バ
ス承認）出力上に置き、この信号はＯＭ＾チップ３７の
Ｂ＾１人力へとじかに通される。ＤＭＡチップ３７はま
たクロック入力をも必要としており、マイクロプロセッ
サ１２によって使用されるＣＬＫ信号はＤＭＡ３７のＣ
ＬＫ　（クロック）入力に通されている。

ＤＭＡ　３７はライン５５上に“低”信号を置くことに
よってマイクロプロセッサ１２の動作を中断し、そこで
ＤＭＡチップ３７は適切なルーチンに対するベクトルを
データ・バス１４上に置く。ＤＭＡ３７による割込みの
優先性は、ＤＭＡ　３７のＩＥＱ（割込み駆動出力）を
常時“ハイ”に維持することによって確立される。ＤＭ
Ａ　３７のＩＥＱはライン５６によってＤＡＲＴ　１９
のＩＢＱ入力に接続されている。

ＤＭＭａ２Ｏ動作はＤＭＡ　３７のＣＥ　（チップ駆動
）入力へのライン６７上における“低″信号によって有
効にされ、その信号は第５ｄ図に関連して記述されたデ
コーダ６８回路から（第５ｂ図を介して）引き出される
。最後に、ＤＭＡ　３７のＲＤＹ　（準備）入力は、Ｄ
ＭＡ　３７が能動であるときに、ＤＡＲＴ１９のオーバ
フローを防止するために、ＤＡＲＴ　１９のＩＥＱ（入
力駆動出力）からのライン５４によって作動される。

以上、本発明は好ましい実施例に関連して記述された。

しかしながら、当業者においては、特許請求の範囲に規
定されているような本発明の精神及び範囲内で、幾多の
変更及び修正が成し得よう。

【図面の簡単な説明】

第１図は、ホスト・コンピュータ、電話線インタフェー
ス及び音声処理システムに接続された汎用スーパーバイ
ザ回路を持つ音声通信システムの概略図であり； 第２図は、第１図に類イ以した本発明の汎用スーパーバ
イザ回路を示している詳細図であり；第３図はスーパー
バイザによって使用される標準の処理ルーチンのフロー
図であり；第４図は、ホスト・コンピュータへの又はそ
れからのデジタル化された音声メソセージ又は長いコマ
ンドの転送を容易にするためのスーパーバイザにおける
ダイレクト・メモリ・アクセスを示しており；そして 第５ａ図から第５ｇ図は、本発明の好ましい回路の概略
図である。 ■・・・音声通信システム ２・・・ホスト・コンピュータ ３・・・スーパーバイザ回路 ４・・・通信線 ５・・・ハス通信線 ６・・・電話インタフェース・システム（ＴＩＳ）７・
・・ハス通信線 ８・・・音声処理システム（ＶＰＳ） ９・・・ディスク １０・・・電話線 １１・・・オーディオ信号線 １２・・・マイクロプロセッサ １３・・・リード・オンリー・メモリ（ＲＯＭ）１４・
・・中央データ・パス １５・・・パス・コネクタ（ＢＣ） １６・・・受信線 １７・・・送信線 １８・・・制御線 １９・・・非同期送／受信器（ＤＡＲＴ）２０・・・内
部ＴＩＳインサー１−　（ＩＴＪ）２１・・・トーン発
生器 ２２・・・トーン・ライン・ハス ２３・・・アドレス・パス ２４・・・デコーダ ２５・・・ライン

Claims (1)

1. 【特許請求の範囲】 １　電話線インタフェース、音声処理装置及びホスト・
   コンピュータに接続し音声メッセージについてのデジタ
   ル記録及び再生を制御する電子式通信スーパーバイザ回
   路において：前記スーパーバイザ回路の動作を制御する
   ための電子式デジタル信号処理手段と；音声メッセージ
   のための電話線へのアクセスを与えるために電話線イン
   タフェースと前記電子式デジタル信号処理手段との間で
   デジタル制御信号を受信及び送信するための並列手段と
   ；音声処理装置と前記電子式デジタル信号処理手段との
   間で音声メッセージを制御するデジタル制御信号を受信
   及び送信するための並列手段と；前記電子式デジタル信
   号処理手段の制御下で、前記電話線インタフェースと音
   声処理装置との間で音声メッセージを送信するためのア
   ナログオーディオ信号線と；前記音声処理装置と連動さ
   れ、前記音声メッセージを音声メッセージを表わすデジ
   タル・データ信号へと変換しかつデジタル・データ信号
   から音声メッセージへと変換するためのオーディオ処理
   手段と；前記電子式デジタル信号処理手段により制御さ
   れて、前記デジタル制御信号を蓄えるためのデジタル・
   メモリと；前記音声処理装置により制御されて、前記音
   声処理装置からの音声メッセージのデジタル・データ表
   示を蓄えるためのデジタル・メモリと；及びホスト・コ
   ンピュータと前記電子式デジタル信号処理手段との間で
   前記信号及びデジタル制御信号を受信及び送信するため
   の直列手段とを備えていることを特徴とする電子式通信
   スーパーバイザ回路。 ２　前記電子式デジタル信号処理手段と前記電話インタ
   フェースとの間で電話監視トーンを送信するためのトー
   ン発生手段を含んでいることを特徴とする特許請求の範
   囲第１項に記載のスーパーバイザ回路。 ３　前記電子式デジタル信号処理手段と前記電話インタ
   フェースとの間で送信される制御信号は、ダイヤル・ト
   ーン、話し中音、呼出し音及び確認トーンを含んでいる
   ことを特徴とする特許請求の範囲第２項に記載のスーパ
   ーバイザ回路。 ４　前記電子式デジタル信号処理手段に接続され、前記
   音声処理装置と前記ホスト・コンピュータとの間で、記
   録されているメッセージ及び長いコマンド・ストリング
   のような比較的大きいブロックのデータの転送を処理す
   るダイレクト・メモリ・アクセス手段が更に設けられて
   いることを特徴とする特許請求の範囲第１項に記載のス
   ーパーバイザ回路。 ５　ホスト・コンピュータと共に使用することが可能で
   、電話線へと接続するための音声メッセージ・システム
   を作り出すための方法において；直列のデジタル・フォ
   ーマットにおけるコマンド信号をホスト・コンピュータ
   から受信し、その直列のデジタル信号を並列のデジタル
   信号へと翻訳し、コマンド及びデータ信号を並列のデジ
   タル・フォーマットにおいて処理しそして音声メッセー
   ジを表わしているデータ信号の直列のデジタル・フォー
   マットへと翻訳するための独立した電子式デジタル信号
   処理通信スーパーバイザを作り出し、前記電子式デジタ
   ル信号処理通信スーパーバイザと音声処理システムと電
   話インタフェース・システムとの間でデータ及びコマン
   ド信号を受け且つ送出し、前記電子式デジタル信号処理
   通信スーパーバイザの制御下で音声処理システムと電話
   インタフェース・システムとの間でアナログ音声信号を
   転送し、ホスト・コンピュータには無関係に前記電子式
   デジタル信号処理通信スーパーバイザの制御下でデータ
   及びコマンド信号を電子式デジタル・メモリに蓄積し、
   そして音声メッセージ・システムに関するステータス情
   報を与えるために直列のデジタル・フォーマットにおけ
   るコマンド信号をそのホスト・コンピュータへと送出す
   ることから成ることを特徴とする方法。 ６　直列のデジタル・フォーマットにおけるデータ信号
   をホスト・コンピュータへと送出することを更に含んで
   いることを特徴とする特許請求の範囲第５項に記載の方
   法。 ７　呼出者による応答までの時間経過のような電話動作
   タイミングの様相を制御するための副次的タイミング・
   インパルスが発生されることを特徴とする特許請求の範
   囲第５項に記載の方法。 ８　電話インタフェース及び音声処理システムを用いた
   音声メッセージ処理装置と一緒にホスト・コンピュータ
   の効果的利用を可能にする方法において：前記ホスト・
   コンピュータと電話インタフェースと音声処理システム
   の間に汎用監視回路を設け、前記回路は前記電話及び音
   声処理インタフェース・システムとインタフェースする
   のに有用な型式のデータを蓄積するメモリを持ち、前記
   回路は：電話返答、音声メッセージ蓄積及び他のコマン
   ドのような標準の直列データを受けるステップと、電話
   インタフェース及び音声処理システムを指令及び制御す
   るように仕立てられている特別な直列のデータ・コマン
   ドを前記監視回路に蓄えるステップと、ホスト・コンピ
   ュータからの前記受けられた標準の直列データを前記電
   話インタフェース及び音声処理システムにより認識され
   得るコマンド及び制御言語へと翻訳するためにそのメモ
   リに蓄えられている前記データを使用するステップと、
   その翻訳された言語を並列データへと変換するステップ
   と、そして前記電話インタフェース・システムへの効果
   的送信のために前記電話インタフェース及び音声処理シ
   ステムへの前記並列データの適用に優先順位をつけるス
   テップを実行するようになっており、前記電話インタフ
   ェース及び音声処理システムは、前記監視回路によりホ
   スト・コンピュータにて認識され得る標準の直列データ
   へと翻訳されるライン・リンギング及び他の状態データ
   のような並列データを発生し、そしてそのホスト・コン
   ピュータへの最後に指名した標準の直列データの送信に
   優先順位をつけることを特徴とする方法。