JPS61144852A - 半導体装置およびその実装方法 - Google Patents

半導体装置およびその実装方法

Info

Publication number
JPS61144852A
JPS61144852A JP59266181A JP26618184A JPS61144852A JP S61144852 A JPS61144852 A JP S61144852A JP 59266181 A JP59266181 A JP 59266181A JP 26618184 A JP26618184 A JP 26618184A JP S61144852 A JPS61144852 A JP S61144852A
Authority
JP
Japan
Prior art keywords
resin
leads
semiconductor device
dams
frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59266181A
Other languages
English (en)
Other versions
JPH0554695B2 (ja
Inventor
Toshinori Hirashima
平島 利宣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP59266181A priority Critical patent/JPS61144852A/ja
Publication of JPS61144852A publication Critical patent/JPS61144852A/ja
Publication of JPH0554695B2 publication Critical patent/JPH0554695B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置のパッケージに関し、主として多ビ
ン化された平型樹脂パッケージ半導体装置に関する。
〔背景技術〕
半導体チップの高集積化、高密度化に伴ない、それを封
止してなる半導体装置のリード(ビン)数は年々増加す
る傾向にある。それにともない半導体装置の外観形状も
大型化してきている。それに反し、半導体装置のセット
メーカーでは、製品の小型化、高密11%装が可能な軽
量でしかも小型かつ薄型のパッケージを半導体メーカに
対して要求する傾向にある。この2つの傾向を満足する
パッケージ形状の一つにフラットタイプの樹脂型半導体
装置がある。(日経マグロウヒル社発行「日経エレクト
ロニクスj誌1984年6月4日号、p141〜p15
1) まず、そのパッケージ構造について第3図、第4図を用
いて説明する。
第3図はフラットタイプ樹脂パッケージ型半導体装置の
一例を示し、樹脂体の一部を切欠いた平面図、第4図は
第3図のIV−IV’断面図である。
同図に示すように、この半導体装置は、ICチップ1と
、このチップ1が取付けられているタブ2と、タブの周
辺から放射状に設けた複数のり−ド3と、チップ1上の
電極と、リード3の内端とを電気的に接続するワイヤ5
と、上記チップ1及び複数のリード3の内端を包囲する
レジンモールド体4からなるものである。この半導体装
置はリードフレームの状態でレジンモールドされ、その
後フレーム部分が切りはなされて完成され、第3図の状
態となる。
第3図のような外観形状となった半導体装置は、検査1
選別工程にまわされる。
しかし、前記のように小型化、薄型化され、多ビン化さ
れるとレジンモールド体の四方に延びるリード3は細く
なっているため、外部の物体に触れることKより極めて
曲がりやすい。それを防止するため、本発明者らは特定
のキャリヤ治具を使って運搬や検査を行い、そのままの
形で出荷するようKしている。
このキャリヤ治具はレジン等を精密成形加工してなるも
ので、この治具への半導体装置のセツティング作業は複
雑なため自動機の使用ができず、人手と時間が多くかか
る。また、それ自体の価格も少なくない。
本発明は上記の問題を克服するべくなされたものである
〔発明の目的〕
本発明の目的は、リードの曲がりを防止でき、かつ、取
扱いが容易な樹脂封止半導体装置を提供することKある
この発明の前記ならびにその捻かの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかK
なるであろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、レジンモールド体により半導体チップと周辺
のリード内端部を包囲するように封止した樹脂封止半導
体装置において、上記レジンモールド体の一部を延長し
、複数のリードの外光端を包囲する枠状のレジンモール
ド体を有するもので、これKよりリード外端の曲がりが
防止され、検査、運搬などの際の取扱いが容易となり、
前記目的を達成できる。
〔案施例〕
第1図は本発明の一実施例を示すものであって、樹脂封
止半導体装置の全体平面図である。第2図は第1図にお
けるn−n’視断面図である。
1は半導体チップ、2はチップの取付けられた・タブ、
3はリード、4はレジンモールド本体、5はチップの電
極と、リード間を接続するワイヤ(金1![)である。
6はレジンモールド枝部で本体4の4つの隅部から外側
へ延長された部分である。7はレジンモールド枠部で上
記枝部6に接続され、リード3の外端部を包含し、本体
4を取り囲んで枠状に形成された部分である。
このようなレジンモールド枠付きの半導体装置を製造す
るためKは、たとえば下記の工程を経ることKより得ら
れる。
第5図乃至第8図は本発明によるレジンモールド半導体
装置をリードフレームから組立てる場合の各工程を平面
図で示すものである。
(11gs図はリードフレームの1ユニツトの全体を示
す。2はタブ、3はリードである。各リード3の間はレ
ジンの漏れを防止するためのダム8により互いに接続さ
れている。レジンモールド本体となる部分の4隅におい
て、ダムの−i9が外側に延び、リード外端部の間を接
続し外辺にそって包囲する外側ダム10と連結されてい
る。外側ダム10のさらに外側には外枠(フレーム)1
1又は隣りのユニットの外側ダム11′が連結されてい
る。
このようなリードフレームにおいて、同図に示すように
タブ上に半導体チップ1をベレット・ボンディングし、
このチップ1上の電極と対応するリードとの間をワイヤ
(金線)5によりワイヤボンディングする。
(21半導体チップの取付けられたリードフレームをレ
ジンモールドの金型のキャビティー14型内に導入し、
エポキシレジンの流動体の圧入(インジェクシ目ン・モ
ールディング)を行う。第6図はレジンの注入された状
態を示し、番はレジンモールド本体となる部分、6はレ
ジンモールド枝部、金型をふくめたレジンの形態を示す
断面図である。
12は上型、13は下型、4はレジンである。同図に示
すようにダム8及び外側ダム10は金型12.13で形
成されるキャビティエ4の外側にあって、レジン4が漏
出するのを防止するようKなっている。
(31レジンが硬化した後、第7図に示すようにダム8
及びダム10をリード3と接する部分15でカッター等
により切断することKより各リードを互いに電気的に分
離すると同時に外枠(フレーム)11及び隣り合うユニ
ットから切り離すことにより、第1図、第2図に示され
る1ユニツトの半導体装置が得られる。
このようなレジンモールド枠部を有する半導体装置は、
この形で検査を行い、選別し、運搬し、収納し市販に出
荷でき、かつ、リード3の外端がモールドされているの
でリード曲りが発生しない。
第9図は、本発明の半導体装置のパッケージの1実施例
を示す。このパッケージの特徴は、レジ/モールド枠部
7に位置決め穴16が設けられていることである。レジ
/モールド枠部の4隅&C位置決め穴16をあけること
により、検査時の装置の位置決め固定が容易かつ確実に
なり、検査作業の効率も向上する。なお、検査の際には
、第10図に示すような治具17を用いてその上に半導
体装置のレジンモールド本体4を置いてさらに、位置決
め大16を用いて正確に位置決め固定し、複数個のリー
ド3IC対して複数個のプローブ針18を同時に接触さ
せることにより、緒特性を瞬間的に測定することができ
る。
注目すべきは、本発明の半導体装置ではレジンモールド
枠7がリード曲りを防止する役目、及び従来ICの運搬
、検査時に必要としていたキャリア治具の役目をはたす
点である。このように、レジンモールド枠7をその2つ
の役目をもとめるため、コストの低減が可能となる。さ
らに、キャリア治具への装着が不要なため自動機を用い
た検査が可能となる。
第12図は、本発明の半導体装置のパッケージを運搬す
る場合の状態を示す。同図で示されるごとく、箱(マガ
ジン)の仕切り19に沿って半導体装置を縦に積み重ね
るように収納することが可能となる。この様に、収納で
きるためハンドラ等の自動機への装着も容易となるとと
もにそのハンドラ等からの搬出も容易となる。また、従
来の如くキャリア治具が不必要なため、1つのマガジン
に多くの半導体装置を収納することが可能となる。
第8図は上記半導体装置をプリント基板等に実装するに
あたって、レジンモールド本体部分からレジンモールド
枝部6を切り離し、リード外端部からレジンモールド枠
部7′IIf切り離した状態を示す。すでに第7図、工
程13)で述べたように、リードに接するダム部分aS
が切断されているから、わずかな外力を加えるだけでレ
ジンモールド枝部6及び枠部7を本体から容易に分離す
ることができる。
〔発明の効果〕
以上実施例1で述べた本発明によれば下記のように効果
が得られる。
(11リードの外端がレジンモールド枠部7により固定
されることにより、リード先端が完全に保護され、リー
ド曲りが発生しない。
(2)上記11+と同じ理由により、特別の治具にセッ
トすることなく運搬、管理の取扱いが容易になる。
(3)  上記(11と同じ理由により、半導体装置の
特性検査及びその効果による選別が容易となる。
+41  上記口)と同じ理由により、複数のレジンモ
ールド半導体装置を1つの収納ケースに整頓よ(収納す
ることが可能である。
(5)上記(11〜(4)kより、自動機による選別、
管理が可能となった。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば、実施例ではレジンモールド本体の四方向より
リードが導出されたフラットタイプの半導体装置を例に
掲げたが、1方向又は2方向に延びるリードのものであ
ってもよい。第11図は2方向にリードが延びる半導体
装置に本発明を適用した場合の例を示す。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置のパッケ
ージングに適用した場合について説明したが、それに限
定されるものではなくその主旨を逸脱しない範囲で糧々
変更可能である。
本発明はレジンモールド半導体装置に適用でき、41に
多ピン型IC,LSIK利用して有効である。
【図面の簡単な説明】
第1図は本発明の一実施例を示す多ビン型樹脂封止半導
体装置の全体平面図、 第2図は第1図におけるn−n’視断面図、第3図はこ
れまでの多ピン型樹脂封止半導体装置の一例の一部切欠
き平面図、 第4図は第3図におけるIV−IV視断面図である。 第5図乃至第8図は本発明による樹脂封止半導第9図は
本発明の他の一実施例を示す半導体装置の平面図、 第10図は本発明の他の一実施襲様を示す断面図、 第11図は本発明の他の一実施例を示す平面図、第12
図は本発明の他の実施態様を示す断面図である。 1・・・半導体チップ、2・・・タブ、3・・・リード
、4・・・レジンモールド本体、5・・・ワイヤ、6・
・・レジンモールド枝部、7・・・レジンモールド枠部
、8,9゜10・・・ダム、11.11’・・・フレー
ム。 第  1  図 第  2  図 第  3  図 第  4E 第  7  図 第  8  図 第  9  図 第10図

Claims (1)

  1. 【特許請求の範囲】 1、半導体チップが取付けられたタブと、タブの周囲に
    設けられ複数のリードと上記半導体チップと複数のリー
    ドの内端部を包囲する封止体で封止される半導体装置で
    あって、上記封止体の一部が外側へ延長され、複数のリ
    ードの外端部先端を包囲する枠状の封止体を有すること
    を特徴とする半導体装置。 2、上記枠状の封止体には位置決め固定用の孔を有する
    特許請求の範囲第1項記載の半導体装置。 3、前記封止体は、樹脂よりなる特許請求の範囲第1項
    に記載の半導体装置。
JP59266181A 1984-12-19 1984-12-19 半導体装置およびその実装方法 Granted JPS61144852A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59266181A JPS61144852A (ja) 1984-12-19 1984-12-19 半導体装置およびその実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59266181A JPS61144852A (ja) 1984-12-19 1984-12-19 半導体装置およびその実装方法

Publications (2)

Publication Number Publication Date
JPS61144852A true JPS61144852A (ja) 1986-07-02
JPH0554695B2 JPH0554695B2 (ja) 1993-08-13

Family

ID=17427381

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59266181A Granted JPS61144852A (ja) 1984-12-19 1984-12-19 半導体装置およびその実装方法

Country Status (1)

Country Link
JP (1) JPS61144852A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02113558A (ja) * 1988-10-21 1990-04-25 Mitsubishi Electric Corp 半導体集積回路
JPH04127459A (ja) * 1990-09-18 1992-04-28 Nec Kyushu Ltd 半導体装置の製造方法
US9620391B2 (en) 2002-10-11 2017-04-11 Micronas Gmbh Electronic component with a leadframe

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02113558A (ja) * 1988-10-21 1990-04-25 Mitsubishi Electric Corp 半導体集積回路
JPH04127459A (ja) * 1990-09-18 1992-04-28 Nec Kyushu Ltd 半導体装置の製造方法
US9620391B2 (en) 2002-10-11 2017-04-11 Micronas Gmbh Electronic component with a leadframe

Also Published As

Publication number Publication date
JPH0554695B2 (ja) 1993-08-13

Similar Documents

Publication Publication Date Title
US6797539B2 (en) Method of manufacturing a semiconductor device
US5114880A (en) Method for fabricating multiple electronic devices within a single carrier structure
JP2553924B2 (ja) 周辺キャリア構造体を有するパッケージ式電子デバイス
US7485955B2 (en) Semiconductor package having step type die and method for manufacturing the same
US6528330B2 (en) Semiconductor device manufacturing method
US4102039A (en) Method of packaging electronic components
US6133067A (en) Architecture for dual-chip integrated circuit package and method of manufacturing the same
US20050006668A1 (en) Semiconductor device package
JPH10233468A (ja) 半導体パッケージ用印刷回路基板ストリップ及びこの基板ストリップの不良印刷回路基板ユニット表示方法
US4180161A (en) Carrier structure integral with an electronic package and method of construction
US5036381A (en) Multiple electronic devices within a single carrier structure
JPS61144852A (ja) 半導体装置およびその実装方法
US6391666B2 (en) Method for identifying defective elements in array molding of semiconductor packaging
JP2503360Y2 (ja) 樹脂封止型半導体集積回路装置
JPH02222568A (ja) 半導体装置およびその製造方法、並びにその半導体装置の位置合わせ方法および位置合わせ装置
TWI305398B (en) Method for checking a lead frame structure
JPS6128221B2 (ja)
JP5308464B2 (ja) 半導体装置の製造方法
JP5592526B2 (ja) 樹脂封止型半導体装置の製造方法
JPH0653399A (ja) 樹脂封止型半導体装置
JP2006303517A (ja) 半導体装置の製造方法
KR100255180B1 (ko) 비 장방형 반도체칩을 가진 반도체 장치
KR100192329B1 (ko) 반도체소자 패키지 공정용 리드 프레임
JPH0397248A (ja) 樹脂封止型半導体装置とその製造方法
JP3224224B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term