JPS61144022A - フオトマスク - Google Patents

フオトマスク

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Publication number
JPS61144022A
JPS61144022A JP59266719A JP26671984A JPS61144022A JP S61144022 A JPS61144022 A JP S61144022A JP 59266719 A JP59266719 A JP 59266719A JP 26671984 A JP26671984 A JP 26671984A JP S61144022 A JPS61144022 A JP S61144022A
Authority
JP
Japan
Prior art keywords
pattern
target pattern
pellet
scribe line
photomask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59266719A
Other languages
English (en)
Inventor
Masashi Tsugi
都木 昌司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Sanyo Electric Co Ltd
Sanyo Electric Co Ltd
Original Assignee
Tokyo Sanyo Electric Co Ltd
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Sanyo Electric Co Ltd, Sanyo Electric Co Ltd filed Critical Tokyo Sanyo Electric Co Ltd
Priority to JP59266719A priority Critical patent/JPS61144022A/ja
Publication of JPS61144022A publication Critical patent/JPS61144022A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 げ)産業上の利用分野 本発明は半導体装置製造に用いられるフォトマスクに関
する。
(ロ)従来の技術 フォトエツチングは半導体製造技術の一つとして重要で
あり、これKはフォトマスクが必要不可決である。フォ
トマスクはガラス基板上にエマルジ!Iノもしくはクロ
ム等の材料で素子形成のためのペレットパターンが縦横
に繰り返し形成されたものであり、一つの半導体デバイ
スを製造するにはこれらのフォトマスクが通常15〜2
0枚前後使用される。
この場合、各マスクのペレットパターン(N間を正確に
位置合せ(アライメント)するためにペレットパターン
囚の他にアライメント用のターゲットパターン(刀が設
けられ、それは通常第2図に示すようにペレットパター
ン囚を配列すべき個所に合計2個所挿入されている。
ところでこのようなターゲットパターン■をもつフォト
マスク+1)を製造する罠はペレットパターン囚に対応
する第1のマスターレクチルを使用し、フォトリピータ
−と呼ばれる装置でステップ・アンド・リピートを終え
た後、ターゲットパターン(’IIK対応した第2のマ
スターレクチルに交換し、第1のマスターレクチルで露
光しなかりた所定の位置に露光する。従って交換の際に
WX2のマスターレクチルのセツティング状態等により
第1と第2のパターン集合体間忙上下左右ずれ等の位置
ずれを生ずる。この位置ずれは結果的にアライメント誤
差となるため、それを正確に知る必要がある。
このような位置ずれを測定するイ羨来方法と17ては、
例えば特開昭58−58807号に記載されているよう
にコンパレータ等の精密測定機を用いる方法(従来例1
という。)がある。しかし、この方法では測定者の個人
差や視認誤差等により最大0.5μm程度の誤差を生じ
、しかも測定が面倒でかなりの時間を要する等の問題が
あった。そこで、同じく特開昭58−58807号に位
置ずれを容易に測定する方法が開示されている。すなわ
ち、第3図に示すようにアライメント用のターゲットパ
ターン■と同一のパターン(3)を、スクライプライン
(2)の交差部にも設け、そのパターン(3)とスクラ
イブライン(2)との位置関係から上記両パターンの位
置ずれを知る方法(従来例2という。)である。この方
法ではa −b / 2  が両パターン間の位置ずれ
となり、従来例1と比較してその値を容易圧しかも正確
に知ることができる。
(ハ)発明が解決しようとする問題点 しかしながら、従来例2の方法ではターゲットパターン
(刀をスクライブライン(2)の交差点にも設けるので
、必然的に4個のペレットパターン囚を不良にしてしま
うという欠点がある。
に)問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、ターゲットパタ
ーン(バ周辺のスクライブラインの4辺に各々短形のパ
ターンを設けることにより従来の欠点を除去した。
(ホ)作用 本発明によれば余分にペレットパターン(2)を不良に
することなくスクライプライン上のスペースを利用して
位置ずれを容易にしかも正確に知ることができる。
(へ)実施例 以下本発明の一実施例を述べる。第1図を参照して本発
明によるフォトマスクの要部を説明する。
フォトマスクにはICを製造する上で必要とするペレッ
トパターン囚の間にアライメント用のターゲットパター
ン(刀が形成されていると共に、ターゲットパターン(
TIの周囲4辺のスクライブライン(2)には位置ずれ
測定用の短形パターン(4)がそれぞれ形成されている
。この場合、短形パターン(4)はターゲットパターン
(TIK対応した第2のマスターレクチルに形成し、タ
ーゲットパターン■と同時に露光する。
そして、ペレットパターン囚とターゲットパターン■と
の位置ずれが無い場合、短形パターン(4)とスクライ
ブライン(2)との線幅はal = al、b1=b、
  となるように設定しである。すなわち、この線幅を
測定し、al −afi = Olb、−b、=o  
であるならば上記のような位置ずれは全く無し、またf
at  atl>o、1bt−btl>o ならばX方
向、y方向にそれぞれal  al/2、b、−b、/
2だけの位置ずれを生じているわけである。この時の値
は従来例1℃測定した値がある一枚のマスクを基準とし
た相対的な値であるのに対し、正確な位置からどれほど
ずれているかという絶対的な値を与える。従ってパター
ン転写時に先に得られたずれ量をアライメント装置で補
正すれば、ずれ量の極めて小さい正確なアライメントが
可能になる。
(ト)発明の効果 上述したように本発明のフォトマスク忙よれば、従来例
1と比較して絶対的な位置ずれを正確にしかも容易に知
ることができ、この値を用いればほとんど誤差のない正
確なアライメントをすることができる。さらに、従来例
2と比較してもその測定にペレットパターンを無駄にす
ることがない利点を有する。
【図面の簡単な説明】
第1図は本発明によるフォトマスクの要部拡大平面図、
第2図は従来のフォトマスクの平面図、第3図は従来の
フォトマスクの要部拡大平面図である。 図番の説明 (1)はフォトマスク、(2)はスクライブライン、(
3)はターゲットパターン、(4)は短形パターンであ
る。 出願人 三洋電機株式会社 外1名 代理人 弁理士  佐 野 靜 夫 第1図 第2図 −〇′

Claims (1)

    【特許請求の範囲】
  1. (1)素子形成のためのペレットパターン間に設けた位
    置合せをするためのターゲットパターンを有するフォト
    マスクにおいて、ターゲットパターン周辺のスクライブ
    ライン上の4辺に各々短形のパターンを設けたことを特
    徴とするフォトマスク。
JP59266719A 1984-12-18 1984-12-18 フオトマスク Pending JPS61144022A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59266719A JPS61144022A (ja) 1984-12-18 1984-12-18 フオトマスク

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59266719A JPS61144022A (ja) 1984-12-18 1984-12-18 フオトマスク

Publications (1)

Publication Number Publication Date
JPS61144022A true JPS61144022A (ja) 1986-07-01

Family

ID=17434728

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59266719A Pending JPS61144022A (ja) 1984-12-18 1984-12-18 フオトマスク

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JP (1) JPS61144022A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6442128A (en) * 1987-08-08 1989-02-14 Mitsubishi Electric Corp Semiconductor substrate with alignment mark formed thereon
US20190179229A1 (en) * 2017-12-11 2019-06-13 Boe Technology Group Co., Ltd. Mask, device and method for exposure

Cited By (3)

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US11086228B2 (en) * 2017-12-11 2021-08-10 Boe Technology Group Co., Ltd. Mask, device and method for exposure

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