JPS61140323U - - Google Patents
Info
- Publication number
- JPS61140323U JPS61140323U JP2318685U JP2318685U JPS61140323U JP S61140323 U JPS61140323 U JP S61140323U JP 2318685 U JP2318685 U JP 2318685U JP 2318685 U JP2318685 U JP 2318685U JP S61140323 U JPS61140323 U JP S61140323U
- Authority
- JP
- Japan
- Prior art keywords
- display device
- gate lines
- parallel
- lines arranged
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004020 conductor Substances 0.000 claims 1
- 239000011229 interlayer Substances 0.000 claims 1
- 239000011159 matrix material Substances 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Liquid Crystal (AREA)
Description
第１図ａ，ｂは本考案の表示装置の部分平面図
及び断面図、第２図ａ，ｂは従来の表示装置の一
実施例の部分平面図、及び断面図である。 １１…透明電極、１３……アモルフアスシリコ
ン膜、１４，１４′…ドレインライン、１５，１
５′…ソース電極、１６…ゲートライン、１７…
ゲート電極、１９…バイパスライン、１４１…下
層膜、１４２…上層膜。
及び断面図、第２図ａ，ｂは従来の表示装置の一
実施例の部分平面図、及び断面図である。 １１…透明電極、１３……アモルフアスシリコ
ン膜、１４，１４′…ドレインライン、１５，１
５′…ソース電極、１６…ゲートライン、１７…
ゲート電極、１９…バイパスライン、１４１…下
層膜、１４２…上層膜。
Claims (1)
- 並列配置された複数本のゲートラインと、該ゲ
ートライン上に層間絶縁膜を介して並列配置され
た複数本のドレインラインとが交差し、このマト
リクス状の各交差点にてＦＥＴからなるスイツチ
ングトランジスタを構成してなり、該各トランジ
スタのソース側に表示セグメント電極を結合した
表示装置に於いて、上記ドレインラインを異なる
エツチヤントに依つて夫々エツチングされる多種
の導電性材料からなる多層構造とした事を特徴と
する表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318685U JPS61140323U (ja) | 1985-02-20 | 1985-02-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318685U JPS61140323U (ja) | 1985-02-20 | 1985-02-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61140323U true JPS61140323U (ja) | 1986-08-30 |
Family
ID=30516193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318685U Pending JPS61140323U (ja) | 1985-02-20 | 1985-02-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61140323U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6377086A (ja) * | 1986-09-19 | 1988-04-07 | 富士通株式会社 | 薄膜トランジスタマトリツクスの形成方法 |
-
1985
- 1985-02-20 JP JP2318685U patent/JPS61140323U/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6377086A (ja) * | 1986-09-19 | 1988-04-07 | 富士通株式会社 | 薄膜トランジスタマトリツクスの形成方法 |