JPS6113647B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は水晶発振回路等に使用せられる増幅回
路に関する。 一般に低消電力化構造、並びに安定化構造を考
慮した第１図に示すごとき発振回路は公知であ
る。 かかる発振回路は、特開昭51−80751号公報に
示されている様に、第１の電源Ｖ_DDと第２の電源
Ｖ_SSとの間にＰチヤンネル型（以下第１の導電型
という。）でなる第１の絶縁ゲート形電界効果ト
ランジスタ（以下単にトランジスタという。）１
と第１の導電型でなる第２のトランジスタ２と、
またＮチヤンネル型（以下第２の導電型とい
う。）でなる第３のトランジスタ３とを直列接続
した構成を有し、夫々、第２のトランジスタ２と
第３のトランジスタ３のゲートは共通接続され
る。またこれら共通接続点４と出力端子５との間
には帰還抵抗Ｒ_FBが接続され増幅回路６が構成さ
れる。また、該増幅回路出力にはダイオード７が
接続され、これらを介しては第２の電源Ｖ_SSとの
間に抵抗Ｒ、コンデンサＣによるCR時定数回路
８が形成される。そして、ダイオード出力点９に
は第１のトランジスタ１のゲートが接続される。 しかして、上記増幅回路６が有する入出力端
４，５に水晶振動子１０、コンデンサC₀₁，C₀₂を
接続して発振回路を構成すればこれら発振回路
は、電池（図示していない。）の投入と同時に次
のごとき発振動作を行なう。 すなわち、最初ダイオード出力点９の電圧は電
源投入時においては、無電荷であるので、０ボル
トであり、第１のトランジスタ１はまず導通状態
である。ここで増幅回路６には電源電圧Ｖ_DDが供
給されるが、該増幅回路６はその入力端子４が帰
還抵抗Ｒ_FBによりバイアスされているので、入力
端子４の電圧1/2（Ｖ_DD−Ｖ_SS）である。したが
つて、ダイオード出力端子９には、ダイオードの
順方向電圧Ｖ_F分を差し引いた1/2（Ｖ_DD−Ｖ_SS）
−Ｖ_Fの電圧が表われるが、ここで、コンデンサ
C₀₁，C₀₂、水晶振動子１０を含むコルピツツ型の
水晶発振回路は発振をはじめ、上記増幅回路６の
出力端子５には1/2（Ｖ_DD−Ｖ_SS）を中心とした
発振波形が乗る。そして、それら発振波形のうち
負の半周期分は、ダイオード７を通して整流さ
れ、ダイオード出力端子９には正の半周期分が出
力される。そしてそれら半周期分はコンデンサＣ
に正電荷を蓄積させる。したがつてダイオード出
力端子９の電位は上昇し第１のトランジスタ１は
非導通方向へ遷移し、結局の所、第１のトランジ
スタ１に流れる電流は制限される。尚、これら制
限電流はコンデンサＣの放電電流Ｉ_Cとダイオー
ド電流Ｉ_Dが一致した段階で安定するものであ
り、これらにより、ダイオード出力点９の電位は
安定し、上記制限電流は安定する。 したがつて、これら水晶発振回路によれば、例
えば水晶発振時に過渡的に流れる貫通電流Ｉや、
電池の消耗による減衰された発振波形に従う貫通
電流Ｉの起生を防止することができ、電池の端子
電圧が重負荷により低下した時などにおいては電
流の制限を柔らげることにより増幅回路６の発奮
を増進させることができる。 この様に第１図に示す回路であつては、消費電
流を減ずることができるものであり、回路出力の
安定化を図ることができるものである。しかしな
がら、第１図回路にあつては、次に示すごとき
数々の問題点を提出している。 第１図に示す増幅回路６にあつては、負荷ト
ランジスタ（第１のトランジスタ１を指してい
る。）が第１の電源Ｖ_DD側にしかついていない
ため、水晶発振回路の出力は電源電圧が低下し
てくると1/2（Ｖ_DD−Ｖ_SS）を中心として振動
していた発振波形は第２図に示すように正負の
方向の波がかたちんばになつてしまい、使用可
能な電池を不用なものとしてしまう。 つまり、第１図に示す増幅回路６にあつて
は、その出力端子にはそれら出力端子に乗せら
れた正弦波形を矩形波へ変換するための波形整
形回路１１が接続されているが、これら波形整
形回路１１は、その回路閾値電圧を1/2（Ｖ_DD
−Ｖ_SS）とするため、上記第２図のごときかた
ちんばの正弦波形が入力信号となつた場合には
波形整形回路１１は一方のレベルしか出力しな
い。 また、第１図に示す増幅回路にあつては、電
流制限回路（第１のトランジスタ１を指してい
る。）は１個しかついていないため電流制限は
相補対称型回路（トランジスタ２，３でなる直
列構成を指している。）において一方でしか働
かず、低消費電力化は最大限に考慮された構造
とはなつていない。 また、第１図に示す回路にあつては、電源電
圧Ｖ_DDが重負荷により、長時間低下した場合に
おいては、エネルギー源そのものが消費してし
まうものであり、回路そのものは最大発奮を行
なつても動作しない状態が生ずる。 したがつて、本発明は上記欠点に鑑みて考え出
された増幅回路に関するものであり、その第１の
目的とするところは電池が消耗し、端子電圧が低
下しても、1/2（Ｖ_DD−Ｖ_SS）レベルを中心とし
て入力信号をオルタネーチング（alternating）に
振らせることができる増幅回路を提供するもので
ある。 またその第２の目的とするところは、更に低消
費電力化が行なえる増幅回路を提供するものであ
る。 また第３の目的とするところは、電源端子電圧
が重負荷により減衰してもそれら減衰に影響され
ずに水晶発振を行なわせることができる増幅回路
を提供するものである。 本発明によれば、増幅回路は第１の電源Ｖ_DDと
第２の電源Ｖ_SSとの間に直列接続した第１の導電
型でなる第１、第２のトランジスタ、並びに第２
の導電型でなる第３、第４のトランジスタを有す
る。また上記第２のトランジスタのゲートと第２
の電源Ｖ_SSとの間には第１の電流源回路（バイア
ス回路）が形成され、また上記第３のトランジス
タのゲートと第１の電源Ｖ_DDとの間には第２の電
源電流回路（バイアス回路）が形成される。さら
にまた上記出力回路が有する出力と上記第２、第
３トランジスタのゲートとの間には上記第２、第
３トランジスタが電流制限回路として作用する様
に第１、第２の帰還回路が形成されるが、また上
記第１、第４のトランジスタのゲートは共通接続
され、該共通接続点と上記直列回路出力との間に
は上記第１、第２、第３、第４トランジスタのデ
イメンジヨンに比して極小デイメンジヨンにて形
成され相補対型のインバータが並列接続される
が、これら構成でなる具体的な回路構造、並びに
それら構造による特徴（効果）は第３図、第４図
ａ，ｂ，ｃを参照すれば明らかになるであろう。 第３図は本発明を明示する一例である。 図によれば、第１の電源Ｖ_DDと第２の電源Ｖ_SS
との間には第１の導電型でなる第１、第２のトラ
ンジスタ１２，１３、並びに第２の導電型でなる
第３、第４のトランジスタ１４，１５が直列接続
される。そして、第２のトランジスタ１３のゲー
トと第２の電源Ｖ_SSとの間には抵抗R₁が接続さ
れて第１の電流源回路（バイアス回路）が形成さ
れる。また第３のトランジスタ１４と第１の電源
Ｖ_DDとの間には抵抗R₂が接続されて第２の電流
源回路（バイアス回路）が形成される。さらに、
直列回路が有する出力１６と上記第２、第３トラ
ンジスタ１３，１４が有するゲートとの間には第
１のダイオード１７、第１のコンデンサC₁でな
る第１の帰還回路、並びに第２のダイオード１
８、第２のコンデンサC₂でなる第２の帰還回路
が形成される。また上記第１のトランジスタ１２
と第４のトランジスタ１５のゲートは共通接続さ
れて、入力端子１９に接続され、入力端子１９と
出力端子１６との間には帰還抵抗Ｒ_FB及び第１、
第２、第３、第４トランジスタデイメンジヨンに
比してそのデイメンジヨンを極小にして形成され
る相補対型のインバータ２０が並列接続される。 しかして、第３図に示す増幅回路２１の動作を
水晶発振回路に適用した例として説明すれば次の
ごときである。尚、これら第３図に示す回路動作
において、その基本的な回路動作は、第１図に重
複するので、素雑性を避けるため省略する。そし
て新規な点のみを述べることとする。 第３図において、1.5V電池（図示していな
い。）を投入した時、入出力端子１９，１６の電
圧Vin，VoutがVin＝Vout≒1/2（Ｖ_DD−Ｖ_SS）と
なることは周知である。また第１、第２のダイオ
ード１７，１８両端の電位Ｖ_Fが Ｖ_F≒ｋＴ／ｇｎＩ_Ｂｉａｓ／Ｉｓ 但し、ｋ……ボルツマン定数 Ｔ……温度 Ｉ_Bias…バイアス電流 Ｉ_S……ダイオード電流 となることも周知である。ここで、ダイオード電
流Ｉ_SをＩ_S＝１×10^-14Aとした場合、またＩ_Bias
＝20nA〜10nAとした場合、上記式の対数部は、 ｎＩ_Ｂｉａｓ／Ｉ_Ｓ＝ｎ（２〜10×10⁶） ＝14.5〜16.1 となり、Ｖ_Fは、 Ｖ_F（Ｉ_Bias＝20nA〜100nA） ＝0.38〜0.42 ＝0.4±0.02 とすることができる。したがつて第３図；Ａ点、
Ｂ点における電位Ｖ_A，Ｖ_Bは Ｖ_A＝１／２（Ｖ_DD−Ｖ_SS）−Ｖ_F≒−1.15±0.02 Ｖ_B＝１／２（Ｖ_DD−Ｖ_SS）＋Ｖ_F≒−0.35±0.02 で表わされ、第２のトランジスタ１３、第３のト
ランジスタ１４は、これら電圧Ｖ_A，Ｖ_Bにより、
対称形構成で制限回路を構成することとなるもの
である。そして、これらによれば、発振波形が、
上記入出力端子１９，１６に乗つた場合、Vout
が振幅励振を初めるとダイオード１７，１８とコ
ンデンサC₁，C₂により、Ａ点、Ｂ点の電位は上
昇し、そして下降し、第２のトランジスタ１３、
第３のトランジスタ１４のON抵抗は、それぞれ
最大値Ｖ_F、最小値−Ｖ_Fとなるまでゲート制御が
行なわれ、結局の所、出力振幅は第４図ａ，ｂ，
ｃのごとくに制限される。 第４図ａ，ｂ，ｃに表わされる図はそれぞれ第
２のトランジスタ１３の閾値電圧（相互コンダク
タンス）をＶ_SP、第２のトランジスタ１４の閾値
電圧（相互コンダクタンス）をＶ_SNとし、それぞ
れそれらを帰還回路をもつて制御した場合の例が
示されているものであり、ａは、Ｖ_SP＝0.4、Ｖ_S
Ｎ＝0.6とした場合の例を、またｂは、Ｖ_SP＝
0.5、Ｖ_SN0.7とした場合の例を、またｃはＶ_SP＝
0.6、Ｖ_SN＝0.8とした場合の例を示している。し
たがつて、上記第４図ａ，ｂ，ｃにおいて云える
ことは、 (i) 振幅の制限値は｜Ｖ_DD−Ｖ_SS｜−Ｖ_SP−Ｖ_SN
＋2V_Fであり、

【表】 である。 (ii) 振幅制限はパワー最小の点に収束する。 (ii) 振幅はトランジスタの動作点を中心として
min±Ｖ_Fが保証される。 また、第３図に示す回路にあつては、相補対型
のインバータ２０は、定常的にはなくてもよいも
のであり、電源異常による回路の乱れを保証する
ためと、回路が安定に動作している時にエネルギ
ーを供給するために取り付けているものである。
したがつて、該回路２０は、補助的に動作してい
るものである。 したがつて、第３図に示す回路によれば、電流
制限回路は第１、第２の電源Ｖ_DD，Ｖ_SS端に、そ
れぞれ有するものであり、しかも、デイメンジヨ
ンを小にした補助インバータを有するものである
ので、発振波形は、常に1/2（Ｖ_DD−Ｖ_SS）を中
心にしてほぼオルタネーチングに振らせることが
できるようになるし、消費電力は従来よりおさえ
ることができるようになる。また、電源電圧が重
負荷により消耗した場合にあつても、補助インバ
ータが動いているものであり、発振回路はその機
能を維持することができるものである。 ここで本発明を第２の実施例により説明すれば
第５図に示すごときものとすることができる。 第５図は、第３図に示した抵抗R₁，R₂を定電
流化構造の第１の電流源トランジスタ２２に、そ
して第２の電流源トランジスタ２３におき換えた
ものであるが、これらにあつては、トランジスタ
２２，２３が定電流化構造であるので、重負荷に
より電源電圧が変動してもトランジスタ２２，２
３に流れる電流I₂₂，I₂₃は一定であり第２、第３
トランジスタ１３，１４の制御は重負荷に影響さ
れるということはない。したがつて、第５図に示
す回路にあつては、低消費電力化は更に精密に行
なえる。 また、本発明を第３の実施例により説明すれば
第６図に示すごときものである。 第６図に示す回路は、第５図に示した第１のト
ランジスタ１２と第２のトランジスタ１３、並び
に第３のトランジスタ１４と第４のトランジスタ
１５を置き換えたものであるが、斯様な構成によ
つても、本発明の効果は変わらない。 また、本発明を第４の実施例により説明すれば
第７図に示すごときものである。 第７図によれば第１の電流Ｖ_DDと第２の電流Ｖ
_SSとの間には、第１の導電型でなる第１のトラン
ジスタ２４、第２のトランジスタ（第１の制限ト
ランジスタ）２５、並びに第２の導電型でなる第
３のトランジスタ（第２の制限トランジスタ）２
６、第４のトランジスタ２７が直列接続される。
また、第２のトランジスタ２５のゲートと第２の
電源Ｖ_SSとの間には、第１の電流源トランジスタ
２８が接続される。また、第３のトランジスタ２
６のゲートと第１の電源Ｖ_DDとの間には、第２の
電流源トランジスタ２９が接続される。上記第１
の電流源トランジスタ２８は、トランジスタ３１
〜３６によつて構成される定電流Iaをミラー構成
により取り出し、より安定した回路動作を得てい
る。また、第２の電流源トランジスタ２９も、上
記定電流Iaをミラー構成により取り出しより安定
した回路動作を得ている。また、上記直列回路が
有する出力３０と第２のトランジスタ２５を構成
するゲートとの間には、第１の導電型でなる第１
の検出トランジスタ３８、並びに第１の検出抵抗
をもつて構成される第１の帰還回路４０が形成さ
れる。また、上記出力３０と第３のトランジスタ
２６を構成するゲートとの間には、第２の導電型
でなる第２の検出トランジスタ４１、並びに第２
の検出抵抗４２をもつて構成される第２の帰還回
路４３が形成される。そして、それぞれ第１の検
出トランジスタ３８のゲート、並びに第２の検出
トランジスタ４１のゲートは入力端子４４に接続
される。また、入力端子４４と出力端子３８との
間には、第１、第２、第３、第４のトランジスタ
２４，２５，２６，２７に比して極小デイメンジ
ヨンにして製造されたトランジスタ４５，４６を
もつ相補対称型のインバータ４７が並列接続され
る。 しかして、第７図に示す増幅回路によれば、そ
れら回路は次のごときの動作をする。 すなわち、第７図において電池（図示していな
い。）を投入すると、まず定電流回路３７が働き
出し、電流源トランジスタ２８，２９が働き出
す。そして第１の制限トランジスタ２５、第２の
制限トランジスタ２６にはバイアス電圧が印加さ
れる。そして増幅回路出力３８には、1/2（Ｖ_DD
−Ｖ_SS）が表われる。一方、これら、増幅回路
に、例えば第９図のごとき入力信号を印加する
と、入力端子４４と、出力端子３８との間には、
それぞれ第８図のごとき逆相の信号が表われる。
したがつて、例えば、第９図に示すt₁の時間にお
ける回路動作を説明すれば、次の通りである。 t₁時間における入力信号Vinの振幅は、最少で
あり、出力信号Voutの振幅は最大である。した
がつて、この場合、第１の検出トランジスタ３８
は、第１の電極３８ａは正であり、第２の電極３
８ｂはＶ_SSにバイアスされているが、ゲート電圧
が帰還抵抗によりフイードバツクされた正電圧で
あるので動作しない。しかしながら、第２の検出
トランジスタ４１は、第１の電極４１ａが正で、
第２の電極４１ｂがＶ_DDによりバイアスされてい
るので、そして、ゲート電圧は帰還抵抗Ｒ_FBによ
り正にバイアスされるので導通動作する。したが
つて、これら動作により、出力３０の電位は低減
化され、第２の検出トランジスタ４１は帰還抵抗
Ｒ_FBの作用によりOFFする。一方、出力３０の
電圧が下降したことにより、第１の制限トランジ
スタ２５は、閾値電圧を越す結果を招き、導通状
態に移行する。一方、出力３０の電位が下降する
と、それら電圧は、帰還抵抗Ｒ_FBにより、第１、
第２の検出トランジスタ３８，４１のゲートに印
加されるので、こんどは第１の検出トランジスタ
３８が導通状態に移行し、それに従い、第２の制
限トランジスタ２６が動作するものであり、結局
の所、第７図に示す回路は、第８図に示されてい
るように、第１の検出トランジスタ３８→第２の
制限トランジスタ２６→第２の検出トランジスタ
４１→第１の制限トランジスタ２５→第１の検出
トランジスタ３８の順に各トランジスタ３８，２
６，４１，２５がスイツチ作用を行なうものであ
り、第１の電源Ｖ_DDより、第２の電源Ｖ_SSへ向か
う第１、第２、第３、第４トランジスタ２４，２
５，２６，２７を通して流れる貫通電流は、特
に、該貫通電流を起生させる過度期（第８図の斜
線部分。）において、制限できるようになるもの
である。 尚、第７図に示した増幅回路へ、第９図のごと
き信号を供給した結果得られた信号は、第１０図
に示すごときものである。 第１０図を参照すればわかるように、本発明回
路に従う方法によれば、出力端子には、入力信号
が微小であつても、大であつても常に安定した信
号が得られる。 以上、本発明によれば、貫通電流を小とした、
そしてさらには、1/2（Ｖ_DD−Ｖ_SS）を中心とし
て、オルタネーチングに信号を出力させることが
できる増幅回路を提供することができる。 また、電源電圧が極端に減衰しても動作が持続
せる増幅回路が提供できる。

【図面の簡単な説明】

第１図は従来からある増幅回路を使用した水晶
発振回路図、第２図は、第１図に示す回路におい
て電源電圧が低下した場合の出力波形図、第３図
は本発明第１の実施例回路図、第４図ａ，ｂ，ｃ
は第３図に示した回路の動作を説明するに供した
説明図、第５図は本発明第２の実施例回路図、第
６図は本発明第３の実施例回路図、第７図は本発
明第４の実施例回路図、第８図は第７図の説明に
供した増幅回路の入出力波形図、第９図は第７図
回路に供給した試験波形図、第１０図は第９図に
対する出力波形図である。 １２，２４……第１のトランジスタ、１３，２
５……第２のトランジスタ（第１の限流トランジ
スタ）、１４，２６……第３のトランジスタ（第
２の限流トランジスタ）、１５，２７……第４の
トランジスタ、３８……第１の検出トランジス
タ、４１……第２の検出トランジスタ。

Claims (1)

【特許請求の範囲】
1. １ 第１の電源、第２の電源間に第１の導電型で
   なる第１、第２のトランジスタ、並びに第２の導
   電型でなる第３、第４のトランジスタを直列接続
   すると共に、上記第２のトランジスタと第２の電
   源との間には第１の電流源回路を形成し、また上
   記第３トランジスタと第１の電源との間には第２
   の電流源回路を形成し、また上記直列回路が有す
   る出力と上記第２、第３トランジスタのゲートと
   の間にはそれぞれ第１、第２の帰還回路を形成す
   ることにより上記第２、第３トランジスタが電流
   制限回路として働く様に成すと共に上記第１、第
   ４のトランジスタのゲートには入力信号を供給す
   るようにし、また上記直列回路が構成する出力と
   上記入力信号端子との間には上記第１、第２、第
   ３、第４トランジスタに比してそのデイメンジヨ
   ンを小にして構成した相補対型のインバータを形
   成するようにしたことを特徴とする増幅回路。