KR100310858B1 - 통신회로시스템 - Google Patents

통신회로시스템 Download PDF

Info

Publication number
KR100310858B1
KR100310858B1 KR1019940008846A KR19940008846A KR100310858B1 KR 100310858 B1 KR100310858 B1 KR 100310858B1 KR 1019940008846 A KR1019940008846 A KR 1019940008846A KR 19940008846 A KR19940008846 A KR 19940008846A KR 100310858 B1 KR100310858 B1 KR 100310858B1
Authority
KR
South Korea
Prior art keywords
voltage
circuit
input
transistor
channel
Prior art date
Application number
KR1019940008846A
Other languages
English (en)
Other versions
KR940024629A (ko
Inventor
야마다다카아키
나카모토야스시
Original Assignee
이데이 노부유끼
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP5104672A external-priority patent/JPH06314143A/ja
Priority claimed from JP10476793A external-priority patent/JP3371463B2/ja
Application filed by 이데이 노부유끼, 소니 가부시끼 가이샤 filed Critical 이데이 노부유끼
Publication of KR940024629A publication Critical patent/KR940024629A/ko
Application granted granted Critical
Publication of KR100310858B1 publication Critical patent/KR100310858B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/0701—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips at least one of the integrated circuit chips comprising an arrangement for power management
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/0723—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising an arrangement for non-contact communication, e.g. wireless communication circuits on transponder cards, non-contact smart cards or RFIDs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

본 발명의 목적은 펀치스루전류의 발생을 방지하고 극한 속도감소를 억제하고 종래의 처리기술을 사용할지라도 고수율및 저비용을 가능하게 하는 강압회로와, 소비전류의 감소 및 50% 듀티비율을 실현할 수 있는 발진회로 그리고 고감도 및 저소비전력의 검파를 가능하게 하는 검파회로를 제공하는 것이다.
본 발명에 따르면, 강압회로는 서로 접속된 p채널 트랜지스터와 n채널 트랜지스터를 포함하는 상보형 트랜지스터가 전원전압에 접속된 상보형 트랜지스터를 가지고, p채널 트랜지스터와 n채널 트랜지스터의 문턱전압의 합에 대응하는 전압을 발생하고 그 전압을 부하회로에 공급하도록 구성되어 있고, 발진회로는 상보형 M0S 인버터와, 상기 상보형 MOS 인버터의 입력측에 접속된 커패시터와, 상기 상보형 M0S 인버터의 입력과 출력사이에 접속된 저항소자로 구성되어 있고, 검파회로는 드레인과 게이트가 서로 연결된 제 1 및 제 2MOS 트랜지스터와, 전류원을 포함하고, 상기 제1 및 제 2MOS 트랜지스터의 게이트와 드레인사이의 노드가 전류원에 접속되고, 상기 제 1M0S 트랜지스터의 게이트가 신호입력선에 접속되고, 상기 제 2MOS 트랜지스터의 전류용량이 상기 제 1MOS 트랜지스터의 전류용량보다 크게 설정되도록 구성되어 있다.

Description

통신회로시스템
제1도는 본 발명의 제 1관점에 따른 강압회로를 사용하는 IC 카드(LSI)의 도면이다.
제2A,2b도는 제 1도의 강압회로에서 차동증폭기의 최적의 구성예를 설명하는 도면이다.
제3도는 본 발명의 제 2관점에 따른 인버터형 발진회로의 구성예의 도면이다.
제4도는 제3도의 인버터형 발진회로의 소자의 최적크기 등을 실명하는 도면이다.
제5도는 제3도 및 제4도에 나타낸 본 발명의 제 2관점에 따른 인버터형 CR발진회로와 차동형 CR 발진회로의 듀티비율 및 전원전류의 전원전압 의존성의 스파이스 시뮬레이션의 결과를 나타내는 도면이다.
제6도는 자동형 CR 발진회로의 구성예의 도면이다.
제7도는 본 발명의 제 3관점에 따른 검파회로의 기본구성의 회로 다이어그램이다.
제8a,8b도는 동작점의 분석을 설명하는 도면이다.
제9도는 본 발명의 제 3관점의 검파회로의 구체적인 회로구성의 일예를 나타내는 도면이다.
제10도는 제9도 회로의 DC 바이어스 강하(dV)의 계산결과표이다.
제11도는 본 발명의 제3관점의 또다른 실시예에 따른 검파회로의 기본구성의 회로 다이어그램이다.
제12a,12b도는 동작점의 분석을 설명하는 도면이다.
제13도는 본 발명의 제 3관점의 이러한 또다른 실시예의 검파회로의 구체적인 회로구성의 일예를 나타내는 도면이다.
제14도는 제13도의 회로의 입력진폭 및 전류비율의 관계의 계산결과표이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 강압회로 2 : 저전압구동회로
21 : 컨트롤러 22 : CR발진회로
INV221∼INV223: 상보형 CMOS 인버터 23 : 메모리
24 : 모드레지스터 3 : 레벨변환회로
NT1: 출력 트랜지스터 DI : 입력단
DO : 출력단 VDD,VSS: 전원전압
R1: 저항소자 C1: 커패시터
T41,T42,T53: n 채널 MOS 트랜지스터 P11∼P13: p채널 MOS 트랜지스터
51,52,Ie11: 정전류원 AMP : 자동증폭기
INV : 인버터 CINA,CINB,C11,C12: 커패시터
R11,R12,R13: 저항소자 VB: 정전압원
본 발명은 통신회로시스템에 관한 것으로 특히, 대규모집적회로(LSI)를 탑재한 비접촉형 IC카드등에 사용하기에 적당한 강압회로, 발진회로 및 검파회로에 관한 것이다.
IC카드는 마이크로 프로세서 즉, LSI에 내장된 마이크로 컴퓨터의 중앙제어부와 연산부와, 단일실리콘 기판상에서 만들어진 IC메모리를 포함하여 구성된다. 이것은 다목적과 다기능을 가지고, 도용하거나 위조하기 어려우므로 사용상 널리 확산될 것으로 생각된다.
IC카드는 2가지 타입이 있다. 카드에 설치된 전도성단자를 통하여 외부장치와의 접촉이 실행되는 접촉형과, 접촉부가 비접촉형으로 만들어지고 데이타가 전자기파, 빛 등을 이용하여 통신되는 비접촉형이 있다.
접촉형 IC카드는 접점의 마모, 먼지 등으로 인해 낮은 접촉성을 가지므로, 데이타전송 및 수신을 때때로 할 수 없다. 비접촉형 IC카드는 이러한 문제가 없이 비교적 근거리,에서 우수한 데이터전송 및 수신을 할 수 있는 이점을 가진다.
비접촉형 IC카드는 일반적으로 밧데리를 장착하여 카드에서의 발진회로, 제어회로 및 저장부 등을 작동시키기 위한 전압으로 사용한다. 예를 들면, 제어회로는 발진회로에서의 기준신호에 기초하여 저장부에 저장된 조회된(조사)정보 등을 출력하도록 구성된다.
IC카드 내에 설치된 마이크로 프로세서로서는 저소비전력 CM0S 마이크로 프로세서를 일반적으로 사용한다. 그러나 최근 내부 밧데리의 수명을 연장하기 위해필요한 것으로, 전원전압을 극도의 저레벨로 하강하는 것이 요구되어 왔다. 또한, 자기 카드 및 다른 기존 매체와의 경쟁때문에 비용을 낮추는 것이 요구되어 왔다.
IC카드(LSI)에 내장된 발진회로로서 CR 자기발진회로를 사용한다. 종래에는 CR 발진회로는 구동회로의 제 1단에서 차동비교기의 설치에 의해 평활한 입력파형에 대한 소위 "펀치스루 전류(Punch-through current)를 억제하기 위해 설계되었다. 또한, IC 카드 발진회로는 적어도 약 0.7μA의 낮은 소비전류를 가지도록 요구되있다.
일반적으로, CM0S회로의 소비전류는 스위칭시에 펀치스루(punch through)전류와 부하커패시터의 충방전전류의 합으로 표시되었지만, 상술한 바와 같은 종래의 IC카드(LSI)에서는, 전윈전압의 감소가, 일예로 어느 고정된 1.5V의 저전압으로 감소하면, M0S 트랜지스터의 문턱전압(VTH)의 조작변동에 의해 동작속도가 감소하고 극도의 경우에 출력이 하이(High)레벨 또는 로우(Low)레벨에 고정되어 동작불능이 되는 등의 문제를 일으킨다.
이러한 문제를 해결하기 위해, 문턱전압(VTH)을 낮추고 변동을 종래보다 작게 유지하는 새로운 처리공정이 발전되고 있으나, 가격이 비싼 처리이기 때문에 비용감소의 목적을 이루지 못한다.
또한, 상기 종래의 발진회로는 구동회로의 제 1단에서 자동비교기를 설치함으로써 펀치 스루 전류를 억제하지만, 차동비교기는 차동입력부 및 바이어스 기준발생회로 그리고 비교기 기준전압 발생회로의 각각의 바이어스전류에 대하여 약 0.1μA의 직류전류를 필요로 하고, 원리적으로 듀티비율이 50%도 되지 않는다.
그 결과, 2배의 주파수를 발진하고 그것을 분할할 필요가 있으므로, 전체의 발진회로의 소비전류는 1.5μA에 달하게 되고, 이것은 IC카드의 시용상 문제를 일으킨다.
또한, 전자기파를 사용하는 비접촉 IC카드는 마이크로파에 의해 데이터의 읽기와 쓰기를 실행하므로, 고감도 및 저소비전력의 검파회로를 필요로 한다.
이런 검파회로에 대하여 여러가지 회로가 제시되고 있다.
이러한 회로가운데에서, 10μW보다 작은 소비전력을 가지는 것으로 원리상 전력을 소비하지 않는 다이오드 검파회로가 알려져 있다.
그러나, 상기 다이오드 검파회로는 일예로 0.7V의, 트랜지스터의 문턱전압(VTH)의 입력진폭 필요로 하므로 고감도의 검파가 어렵게 된다.
일반적으로 IC카드에 사용된 회로에 대하여 설명하였으나 이러한 문제는 IC카드이외의 장지에 사용된 회로에서 생길수 있다.
본 발명의 목적은 펀지스루 전류의 발생을 방지하고 극도의 속도감소롤 억제하고, 종래의 처리기술을 사용할치라도 고수율 및 저비용을 가능하게 하는 강압회로를 제공하는 것이다.
본 발명의 다론 목적은 소비전류의 감소 및 50% 듀티비율을 실현할 수 있는 발진회로를 제공하는 것이다.
본 발명의 또 다른 목적은 고감도 및 저소비전력의 검파를 가능하게 하는 검파 회로를 제공하는 것이다.
제1목적을 달성하기 위해, 본 발명의 제 1관점에 따라, 서로 접속되고 전원전압에 접속된 p채널 트랜지스터와 n채널 트랜지스터를 포함하는 상보형 트랜지스터를 가지고, p채널 트랜지스터와 n채널 트랜지스터의 문턱전압의 합에 대응하는 전압을 발생시키고, 그 전압을 부하회로에 공급하는 강압회로를 제공한다.
본 발명의 제1관점의 강압회로에 따르면, 전원전압은 상보형 M0S 트랜지스터에 공급되고 p채널 트랜지스터와 n채널 트랜지스터의 문턱전압의 합에 대응하는 전압으로 강하된다. 강하된 전원전압은 부하회로에 공급된다.
본 발명의 제 1관점의 또다른 실시예에 따르면, 드레인과 소스가 서로 접속된 p채널 M0S 트랜지스터와 n채널 M0S 트랜지스터로 구성된 상보형 M0S트랜지스터와 차동증폭기를 가지고, 상보형 M0S 트랜지스터의 하나의 소스가 전원전압에 접속되고, 다른 소스는 차동증폭기의 하나의 입력에 접속되고, 차동증폭기의 다른 입력은 그 출력에 접속되고, 차동증폭기의 출력은 부하회로의 전원선에 접속된 강압회로가 제공된다.
본 발명의 이와같은 제 1관점의 다른 실시예의 강압회로에 따르면, 전원전압이 상보형 M0S 트랜지스터에 공급되고, 상보형 M0S 트랜지스터에 의해 p채널 M0S트랜지스터와 n채널 M0S 트랜지스터의 문턱전압의 합에 대응하는 전압량의 전압강하작동이 되어 차동증폭기의 하나의 입력에 입력된다.
차동증폭기의 출력은 다른 입력에 접속된다. 그러므로 차동증폭기로부터, p채널 M0S 트랜지스터와 n채널 M0S 트랜지스터의 문턱전압의 합에 대응하는 전압량을 뺀 전원전압의 레벨에 대응하는 신호가 부하회로에 출력된다.
제2목적을 달성하기 위해, 본 발명의 제 2관점에 따라, 상보형 MOS 인버터, 상보형 M0S 인버터의 입력측에 접속된 커패시터, 상보형 M0S 인버터의 입력과 출력사이에 접속된 저항소자를 가지는 발진회로가 제공된다.
본 발명의 제2관점의 발진회로는 바람직하게는 상기 서술한 강압회로의 출력에 접속된 부하회로에서 설치되어, p채널 M0S 트랜지스터와 n채널 M0S 트랜지스터의 문턱전압의 합에 대응하는 전압에 의해 작동된다.
본 발명의 제 2관점의 발진회로는 바람직하게는 소정값으로 설정된 상보형 MOS인버터를 구성하는 p채널 및 n채널 트랜지스터의 채널비를 가진다.
그러므로, 본 발명의 제2관점의 발진회로는 p채널 MOS 트랜지스터와 n채널MOS 트랜지스터의 문턱전압의 합에 대응하는 전압에 의해 작동하는 인버터형 CR발진회로로서 기능한다.
본 발명의 제 3목적을 달성하기 위해 본 발명의 제 3관점에 따라, 드레인과 게이트가 서로 연결된 제 1 및 제 2MOS 트랜지스터와 전류원이 설치되고, 제 1 및 제2MOS 트랜지스터의 게이트와 드레인사이의 노드가 전류원에 접속되고, 제 1 MOS트랜지스터의 게이트가 신호입력선에 접속되고, 제 2MOS 트랜지스터의 전류용량이 제 1M0S 트랜지스터의 전류용량보다 크게 설정된 검파회로를 제공한다.
본 발명의 제 3관점의 검파회로는 바람직하게는 상기 구성에 더하여, 차동증폭기의 한 입력이 제 1M0S 트랜지스터의 드레인과 게이트사이의 노드와 전류원간의 노드에 연결되고, 타입력은 제2MOS 트랜지스터의 드레인과 게이트사이의 노드와 전류원간의 노드에 연결된 차동증폭기를 가진다.
본 발명의 제3관점의 검파회로에 따르면, 신호가 없으면 즉 RF신호입력이 없으면, 동일 바이어스 전류가 전류원에서 제1 및 제2MOS트랜지스터로 공급되지만, 제2MOS트랜지스터의 전류용량이 제 1MOS 트랜지스터의 전류용량보다 크게 설정되기 때문에, 전류용량의 차이에 근거하여 전류원과 제 1M0S 트랜지스터의 게이트와 드레인의 노드사이의 노드의 전압(V1)과 전류원과 제 2MOS 트랜지스터의 게이트와 드레인의 노드사이의 노드의 전압(V2)의 사이의 관계가 V1＞ V2이 된다.
이 상태에서 RF신호가 검파회로로 입력되면, 출력전류는 MOS의 비선형특징으로 인해 크게 왜곡되지만, 전류원과 제 1M0S 트랜지스터의 게이트와 드레인의 노드사이의 노드의 DC 전압은 강하되므로 평균값은 상기 바이어스전류와 일치된다.
즉, 동작점은 하강된다.
또한, RF입력진폭이 V1＜ V2로 주어지면, 출력단에서 설치된 차동증폭기의 출력레벨은 반전하고 전류상의 변화는 전압상의 변화로 얻어진다.
본 발명의 제 3관점의 또다론 실시예에 따라, MOS 트랜지스터, MOS 트랜지스터의 드레인에, 접속된 전류원, M0S 트랜지스터의 게이트에 소정의 바이어스 전압을 공급하는 바이어스 전압발생수단이 설치되고, M0S 트랜지스터의 게이트가 신호 입력선에 접속된 검파회로가 제공되므로, 검파단이 구성된다.
본 발명의 바람직한 제 3관점의 이러한 다른 실시예의 검파회로는 드레인과 소스가 서로 접속되고 그 노드가 전류원에 접속된 M0S 트랜지스터, M0S 트랜지스터의 게이트와 소스사이에 접속된 커패시터, 검파단의 M0S 트랜지스터와 M0S 트랜지스터의 게이트사이에 접속된 저항소자로 이루어진 바이어스 전압 발생수단을 가진다.
본 발명의 제 3관점의 이러한 다른 실시예의 검파회로는 바람직하게는 상기 구성에 더하여 인버터가 설치되고, 인버터의 입력은 M0S 트랜지스터의 드레인과 전류원사이의 노드에 접속된다.
본 발명의 제 3관점의 이러한 다른 실시예에 따르면, 신호가 없으면, 즉, RF신호 입력이 없으면, 전류원과 M0S 트랜지스터의 드레인 사이의 노드의 전압(Vd)은 전류원에서 공급된 전류와 M0S 트랜지스터에 흐르는 전류(Id)사이의 전류자로 인해 전원전압(VDD)과 거의 동일하다.
이 상태에서, RF신호가 검파회로에 입력되면, M0S 트랜지스터의 게이트전압(Vg)은 소정값으로 된다.
또한, 게이트전압(Vg)의 평균전위는 바이어스전압으로서 남아있고, M0S 트랜지스터의 전류(Id)가 평균화되면, M0S의 비선형 특징으로 인해 신호가 없을 때의 시간의 전류(Id)에서 증가된다.
M0S 트랜지스터의. 전류(Id)의 평균전류가 전류원의 전류용량보다 크게 되면, 차동전류로 인해, 전류원과 M0S 트랜지스터의 노드의 전압(Vd)은 하강하고 VSS와 거의 같은 레벨이 된다.
노드에서의 전압(Vd)변화는 출력단에서 설치된 인버터를 통과하여 얻어진다.
[실시예]
본 발명의 바람직한 실시예에 대하여 도면을 참조하여 설명한다.
제1도는 본 발명의 제1관점에 따룬 강압희로를 사용한 IC 카드(LSI)의 도면이다.
이 도면에서, (1)은 강압회로를 나타내고, (2)는 논리회로로서 기능하는 저전압 구동회로를 나타내고, (3)은 레벨변환회로를 나타내고, NT1은 출력트랜지스터를 나타내고, (4)(DI)는 입력단을 나타내고, (7)(DO)는 출력단을 나타내고,(5)(VDD)와 (6)(Vss)는 전원전압을 나타내고, R1은 저항소자를 나타내고, C1은 커패시터를 나타낸다.
강압회로(1)는 p채널 MOS 트랜지스터(PT11), n채널 MOS 트랜지스터(NT11), 저항소자(R11), 자동증폭기(AMP11)(10)로 구성된다. 이 소자들은 다음과 같이 접속된다.
즉, p채널 MOS 트랜지스터(PT11)의 소스는 전윈전압(VDD)(5)에 접속되고, 그 드레인은 게이트에 접속되고, n채널 MOS 트랜지스터(NT11)의 드레인에 접속된다.
또한, p채널 MOS 트랜지스터(PT11)의 드레인과 게이트의 노드는 n채널 MOS트랜지스터(NT11)의 게이트에 접속된다. n채널 MOS 트랜지스터(NT11)의 소스는 저항소자(R11)를 통하여 전원전압(VSS)에 접속된다. 이들 노드는 차동증폭기(AMP11)(1O)의 한 입력에 접속된다.
차동증폭기(AMP11)(10)의 타입력은 그 출력에 접속된다. 두개의 노드는 저항소자(R1)의 일단에 접속된다.
또한, 차동증폭기(AMP11)(1O)의 출력은 저전압구동회로(2)의 접지단자에 접속되고, 레벨변환회로(3)의 한 입력단자에 접속된다.
이와 같은 방법으로, 강압회로(1)에 있어서, CM0S회로는 p채널 M0S 트랜지스터(PT11), n채널 MOS 트랜지스터(NT11)으로 구성된다. 이러한 MOS 트랜지스터(PT11, NT11)와 저항소자(R11)는 기준전압 발생회로를 구성한다.
이 기준전압 발생회로는 전원전압(VDD)(일예로, 3V)을 p채널 MOS 트랜지스터(PT11)의 문턱전압(VTP)과 n채널 MOS 트랜지스터(NT11)의 문턱전압이(VTN)의 합만큼 감소시키고, 그 결과를 차동증폭기(AMP11)(10)의 한 입력에 공급한다.
따라서, 차동증폭기(AMP11)(10)의 출력신호(VSCONV)는 다음식에 의해 나타낸 레벨이 된다.
VSC0NV=VDD-(VTN+ |VTP|)
실제로, MOS 트랜지스터가 차동증폭기(AMP11)(10)를 구성하는데 사용될 때, 2a도에 나타낸 것같은 p채널 입력의 차등증폭기와 2b도에 나타낸 것같은 n채널 입력의 차동층폭기의 2가지 타입을 구성할 수 있다.
본 실시예의 경우에서, 출력전압(31)은 1.4V에서 1.6V까지 이지만, 2b도에 나타낸 n채널 입력구조에 있어서, 2개 트랜지스터 즉, 출력과 전원전압선(Vss)사이의 2직렬연결단이 있기 때문에, 이 전압에 의해 트랜지스터의 2직렬연결단을 턴온하는 것이 어렵다.
이와는 반대로, 제2a도에 나타낸 p채널 입력구조에서 출력과 전원 전압(Vss)사이에 한개의 트랜지스터만이 있으므로, 온상태가 유지될 수 있다.
따라서, 자동증폭기(AMP11)(10)의 입력단에는 p채널 M0S 트랜지스터를 사용하는 것이 바람직하다.
또한, 기준전압 발생회로에서 p채널 MOS 트랜지스터(PT11)와 n채널 MOS 트랜지스터(NT11)의 크기는 두개의 트랜지스터(PT11,NT11)의 문턱전압(VTP, VTN), VTN(일예로 0.8v)으로 같은 경우에 예를 들어 다음과 같이 결정된다.
즉, 제1도의 구조에서 드레인전류가 전류(ID)(예를 들면, 0.1μA)이고 게이트전압이 전압(VG)이면,다음식에 나타낸 관계가 유추된다.
ID= 1/2·β(VG-VTH)2
따라서, VD=VG=VTH+(2·ID/β6) ·
이 식은 VD=VTH+ x의 형태이다. X의 값은 β의 값에 따라 변화한다.
만약 기준전압을 2·VTH+0.1V(1.7V)로 하기위해 x=5OmV로 하면, p채널의 경우의 W/L=4가 얻어지고, n채널의 경우에 W/L=2가 얻어지므로, p채널 MOS 트랜지스터(PT11)의 사이즈(W/L)는 16μm/4μm로 결정되고, n채널 MOS 트랜지스터(NT11)의 사이즈(W/L)는 8μm/4μm로 결정된다.
강압회로(1)의 출력에 일단이 접속된 저항소자(R1)의 타단은 커패시터(C1)의 일측전극에 접속되고, 커패시터(C1)의 타측 전극은 전원전압(VDD)에 접속된다.
저항소자(R1)의 타단과 커패시터(C1)의 한측의 전극사이의 노드는 입력단(DI)(4)및 저전압구동회로(2)의 입력단에 접속되어 있다.
저전압구동회로(2)는 컨트롤러(21), CR 발진회로(22), 일예로 26바이트의 메모리(23) 및 모드레지스터(24)로 구성되어 있다.
저전압구동회로(2)는 기본적으로는, CR 발진회로(22)의 기준신호에 기초하여, 입력신호(질문신호)에 따라서, 메모리의 소정번지에서 소정 정보를 읽어내어 그 정보를 레벨변환회로(3)로 출력하는 컨트룰러(21)에 의해 작동한다.
저전압구동회로(2)에는 전원전압(VDD)(5)이 공급된다. 또한 접지단자가 강압회로(1)의 출력에 접속되고, 입력으로서 신호(VSCONV)를 수신하므로, 회로는 실제로 전원전압으로서 다음을 수신한다.
VDD-VSC0NV=(VTH+｜VTP｜)
상술한 것같이, 전원전압(VDD)(5)을 3.0V로 하고 VTH및 ｜VTP｜를 0.8V로 하면, 1.6V의 저전압영역에서 저전압구동회로(C)는 동작한다.
본 실시예에서 CR 발진회로C2)는 제 3도에 나타낸 것같이 3개의 CMOS 인버터(INV221∼INV223)르 직렬접속하는 소위 인버터형 CR 발진회로로 구성되어 있다.
일차 인버터(INV221)의 입력과 접지의 사이에는 커패시터(C221)가 접속되어 있다.
이 양자의 노드와, 다음 인버터(INV222)의 출력 및 최종 인버터(INV223)의 입력의 노드사이에 커패시터(C222)가 접속된다. 일자인버터(INV221)의 입력과 최종인버터(INV223)의 출력사이에 저항소자(R221)가 접속되어 있다.
인버터형 CR 발진회로(22)의 회로상수는 일예로 제 4도에 나타낸 것같은 값으로 설정된다.
일차 인버터(INV221)의 입력파형은 CR충방전커브가 되므로, 문턱전압(VTH)근방에서 소위 펀지스루전류가 장기간 흐른다. 그러므로 트랜지스터 용량을 감소시키기 위해 일자 인버터(INV221)의 p채덜/n채널의 채널길이는 4.4㎛m로 설정된다.
다음단의 인버터(INV222)는 2pF의 비교적 큰 용량율 구동하므로, p채널/n채널의 채널폭은 40㎛/20㎛로 설정된다.
또한, 최종 인버터(INV223)의 p채널/n채널의 채널폭은 20㎛/9.2㎛로 설정된다.
또한, 발진회로주기(T)는 다음식으로 주어지지만, 이것에 소정 특정치 일예로 100kHz롤 대입하면, CR=3.6㎲의 시정수를 얻을 수 있다.
T=-4CR·In(O.5)
시정수CR=3.6μs을 만족시키는 실제값으로서, 커패시터(C221,C222)의 용량(C)은 1pF로 설정되고, 저항소자(R221)의 저항값(R)은 3.6MΩ으로 설정된다.
제5도는 제3도 및 제4도에 나타낸 본 발명의 제 2관점에 따른 인버터형 CR발진회로(22)와 제6도에 나타낸 차동형 CR 발진회로의 듀티비율과, 전원전류(IDD)의 전원전압 의존성에 대하여 "스파이스" 시뮬레이션의 결과를 나타내는 도면이다.
제5도에서, 실선으로 나타낸 곡선은 본 발명의 제2관점에 따른 인버터형 CR발진회로의 특성을 나타내고, 파선으로 나타낸 곡선은 차동형 CR 발진회로의 특성을 나타내고 있다.
제5도에서 알수 있듯이, 1.6V의 전원전압에서 소비전류는 차동형 CR 발진회로에서 0.7μA∼O.9μA인 반면, 본 발명에 제2관점에 따른 인버터형 CR 발진회로의 경우에는 0.4μA로 감소되고 있다.
또한, 듀티를 관찰하면 차동형 CR 발진회로의 경우에서는 1.6V(2VTH)의 전원전압에서 50%이하로 떨어지게 되는 반면, 본 발명의 제 2실시예에 따론 인버터형 CR 발진회로의 경우에는 항상 50%이다.
레벨변환회로(3)는 저전압구동회로(2)의 컨트롤러(21)의 출력신호레벨을 원래의 전원전압(VDD) 레벨로 되돌린다. 레벨변환회로(3)의 출력은 출력트랜지스터(NT1)의 게이트에 접속된다. 출력트랜지스터(NT1)는 저전압구동회로(2)의 컨트롤러(21)의 출력신호에 따라 온/오프된다.
출력트랜지스터(NT1)의 소스는 전원전압(VSS)(6)에 접속되고, 드레인은 출력단(DO)(7)에 접속되어 있다.
출력트랜지스터(NT1)의 크기는 일예로 6μm/4μm로 W/L이 결정된다.
출력트랜지스터로서 n채널이 아니라 p채널 M0S트랜지스터를 사용하는 것이 또한 고려되지만, p채널 MOS 트랜지스터를 이용하면, 3V의 상당히 큰 기판바이어스가 걸리기 때문에, 문턱전압(VTH)이 상승할 것으로 예측된다. 또한 출력트랜지스터의 드레인전압을 약 1.4V로 가정하면, 트랜지스터가 턴오프하게 될 염려가 있다. 그러므로, n채널 M0S트랜지스터를 이용하는 것이 바람직하다.
다음에, 상기 구성의 동작에 대하여 설명한다.
먼저 일예로 3V의 전원전압(VDD)(5)에서, 강압회로(1)는 p채널 MOS트랜지스터(PT11) 및 n채널 MOS트랜지스터(NT11)와 또한 자동증폭기(AMP11)(10)를 통하여 흐르는
VSCONV=VDD-(VTN+ |VTP|)
의 저전압신호 (VSCONV)를 발생시킨다. 이것은 저전압구동회로(2) 및 레벨변환회로(3)에 공급된다.
저전압구동회로(2)에는 전원전압(VDD)(5)이 공급된다. 또한 접지단자에서 강압회로(1)의 출력신호(VSCONV)를 입력으로 받는다.
따라서, 실제로 동작전압으로서 다음이 인가된다.
VDD-VSC0NV=(VTN+ |VTP|)
상술한 바와 같이, 전원전압(VDD)(5)을 3.0V로, VTN및 |VTP|를 0.8V로 하면, 저전압구동회로(2)는 1.6V의 저전압영역에서 동작하게 된다.
저전압구동회로(2)에 설치된 CR 발진회로(22)는 상술한 바와 같이,(2·VTH+α)로 동작가능하므로, 1.6V의 저전압영역에서 동작된다. 소정주기의 기준신호가 CR 발진회로(22)에서 컨트롤러로 출력된다.
컨트롤러(21)는 입력단(DI)을 통하여, 일예로 주장치에서 질문신호를 입력으로 수신한다.
컨트롤러(21)는 CR 발진회로(22)의 기준신호에 기초하여, 입력신호(질문신호)에 따라서 메모리의 소정번지에서 소정 정보를 독출하고 레벨변환희로(3)로 출력한다.
레벨변환회로(3)는 저전압구동회로(2)의 컨트롤러(21)의 출력신호레벨을 원래의 전원전압(VDD)레벨로 되돌린다. 레벨변환회로(3)의 출력은 출력트랜지스터(NT1)의 게이트에 공급된다. 출력트랜지스터(NT1)는 저전압구동회로(2)의 컨트롤러(21)의 출력신호에 따라서 온/오프된다.
이것에 의해, 출력단(DO)(7)에서 소정의 응답파가 송출된다.
이상 설명한 것같이, 본 발명의 제1실시예에 따르면 강압회로(1)를 설치하고, 전압강하를 p채널 및 n채널 M0S 트랜지스터의 각각의 문턱전압(VTH)의 합에 대응하는 전압으로 하고, 이 전압을 CM0S회로로 주로 이루어지고 논리연산회로로서의 저전압구동회로(2)를 구동하는데 사용하므로, 펀치스루 전류의 발생을 방지할 수 있고 또한 극단의 속도저하를 억제할 수 있다.
또한, M0S트랜지스터의 문턱전압(VTH)의 변동과 같은 제조공정의 변동에 따라서 강압전압은 자동적으로 변화(추종)하므로, 비용이 높게 드는 새로운 제조공정기술을 이용하지 않고, 종래에서의 처리기술만으로 고수율과 저비용의 회로를 실현할 수 있다.
또한, CR 발진회로를 차동형이 아니라 VTH를 두배로 함으로써 구동가능한 인버터형으로 만들어진 것으로, 0.5μA의 초저소비전류의 발진회로를 실현할 수 있다.
더구나, 상술한 바와 같이 강압전원전압을 2배의 VTH로 함으로써, 문턱전압(VTH)에 제조변동이 있었더라도 이것에 따르는 강하전압이 변하기 때문에, 안정된 발진이 가능하다.
또한, 단순 인버터를 사용하고 있기때문에, 듀티 50%를 실현할 수 있다.
제7도는 본 발명의 제 3관점에 따른 검파회로의 기본구성의 회로도이다.
제7도에서, (T31), (T32)는 n채널 MOS 트랜지스터 (51),(52)는 동일특성을 가지는 정전류원, AMP(54)는 차동증폭기, CIN(56)은 커패시터, VSS(53)는 전원전압을 각각 나타내고 있다.
n채널 MOS 트랜지스터(T31)의 소스는 전원전압(VSS)에 접속되는 반면, 게이트는 커패시터(CIN)(56)를 통하여 입력단(DIA)(50)과, 드레인에 접속되어 있다. n채널 MOS 트랜지스터(T31)의 게이트와 드레인과의 노드는 정전류원(51) 및 차동증폭기(AMP)(54)의 한측의 입력단에 접속되어 있다.
n채널 MOS 트랜지스터(T32)의 소스는 전윈전압(VSS)(53)에 접속되는 반면, 게이트는 드레인과 접속된다. 게이트와 드레인의 노드는 정전류원(52) 및 차동증폭기(AMP)(54)의 타측의 입력단에 접속되어 있다.
차동증폭기(AMP)(54)의 출력은 출력단(DOA)(55)에 접속되어 있다. 이와 같은 구성에서, n채널 M0S 트랜지스터(T32)의 전류용량은 n채널 M0S 트랜지스터(T31)의 전류용량보다 크게 설정되어 있다.
보다 구체적으로는 n채널 MOS 트랜지스터(T32)의 채널폭이 n채널 MOS 트랜지스터(T31)의 채널폭의 2배로 설정되어 있다.
다음에, 제7도의 구성에서 동작점의 분석을 제8도에 기초하여 행한다.
먼저, RF신호입력이 없는 무신호시에는 동일 바이어스전류(Ie1,Ie2)가 정전류원(51,52)에서 n채널 MOS 트랜지스터(T31및 T32)로 공급되지만, n채널 MOS 트랜지스터(T31,T32)의 전류용량의 차로 인해 전류원(51)과 n채널 MOS 트랜지스터(T31)의 게이트 및 드레인의 노드(A) 사이의 전압(V1)과 전류원(52)과 n채널 MOS 트랜지스터(T32)의 게이트 및 드레인의 노드(B)사이의 전압(V2)사이의 관계는 V1＞V2가 된다.
즉, 차동증폭기(AMP)의 한측의 입력과 타측의 입력과의 입력레벨은 V1＞V2가 되는 관계를 만족하고 있다.
이 상태에서 검파회로에 입력단(DIA)(50)을 통하여 RF신호가 입력되면, 출력전류는 MOS의 비선형특성에 의해 크게 왜곡되지만, 제8b도에 나타낸 것같이 노드(A)의 전압(V1)의 DC전압이 그 평균치가 상술한 바이어스전류와 일치하도록 강하한다. 즉, 동작점이 강하한다.
그리고, V1＜V2가 되는 RF입력진폭이 부여된 때, 차동증폭기(AMP)(54)의 출력레벨은 반전된다.
제9도는 본 발명의 제3관점에 따른 제7도의 검파회로의 구체적인 회로구성예를 나타내는 도면이다.
즉, T41, T42는 n채널 MOS 트랜지스터, P11,P12,P13는 정전류원을 구성하는 p채널 MOS트랜지스터, AMP(64)는 차동증폭기, CINA(63), C11,C12는 커패시터, R11,R12,R13는 저항소자, VDD(61),VSS(62)는 전원전압을 각각 나타내고 있다.
제9도에 있어서, p채널 MOS 트랜지스터(P11∼P13)의 소스는 일예로 전원전압(VDD)(61)에 접속된다. 트랜지스터(P11,P12) 및 차동증폭기(AMP)(64)의 바이어스전압은 트랜지스터(P13)의 드레인 전압에 의해 발생된다.
p채널 MOS 트랜지스터(P11)의 드레인은 차동증폭기(AMP)(64)의 한측의 입력과의 노드(A1)에 접속된다. 노드(A1)와 n채널 MOS 트랜지스터(T41)의 게이트 및 드레인의 노드와의 사이에 저항소자(R11)가 접속되어 있다.
또한, 노드(A1)과 차동증폭기(AMP)(64)의 한측의 입력과의 접속라인과 접지사이에는 커패시터(C11)가 접속되어 있다.
p채널 MOS 트랜지스터(P12)의 드레인은 차동증폭기(AMP)(64)의 타측의 입력과의 노드(B1)에 접속된다. 이 노드(B1)와 n채널 MOS 트랜지스터(T42)의 게이트 및 드레인의 노드의 사이에 커패시터(C12)가 접속되어 있다.
p채널 MOS 트랜지스터(P13)의 드레인은 게이트에 접속되고, 저항소자(R13)를 통하여 접지되어 있다.
저항소자(R11,R12)는 입력에서 본 접지용량을 감소시키기 위해서 설치되는 한편, 커패시터(C11,C12)는 n채널 MOS 트랜지스터(T41,T42)의 드레인전류의 평균화를 돕기 위해 설치되어 있다.
다음에, 제9도를 이용하여 본 실시예에 따른 검파회로에 있어서의 입력감도에 대하여 고찰한다.
이하에 최저입력진폭을 구한다.
여기에서, Vo는 무신호시의 바이어스전압, {Vmcos(ωt)}는 RF입력신호, dV는 RFIN신호 입력시의 DC바이어스 강하분이다.
상기 (1)식에 있어서, (Vo+dV)＜V2이면, 차동증폭기(AMP)는 출력레벨에서 반전된다.
차동증폭기(AMP)의 오프셋을 고려하면, RFIN신호입력시에 DC바이어스강하분(dV)에 대하여 최소 약 60mV 필요로 한다. 따라서, DC바이어스강하를 60mV발생시키는 입력진폭이 최저 RF레벨이 된다.
그런데, 입력단의 n채널 MOS 트랜지스터(T41)는 그 문턱전압(VTH)부근에서 셀 프 바이어스되어 있기때문에, 다음식에 나타낸 것같이, 소위 지수(exponential)특성으로 M0S트랜지스터의 부문턱영역에서 동작한다.
I = I0exp(q V/nkT)
= I0exp(V/E) (E = nkT/q) ······(2)
여기에서, k는 볼츠만상수, T는 절대온도, q는 전하를 각각 나타내고 있다.
이 (2)식에 상기 (1)식을 대입하면, 무신호시 및 RF입력시의 전류(I3)는 이하와 같이 된다.
I3= I0exp(V0/E) 무신호시 ······(3)
I3= I0exp((Vo + dV + Vmcos(ωt)/E) RFIN입력시 ······(4)
또한, 제9도의 검파회로는 (4)식의 평균치가 (3)식과 일치하도록 하는 dV를 발생시킨다.
따라서, dV가 60mV가 되는 Vm을 구하면 좋다.
상기 (3)식 및 (4)식에서 다음의 관계식이 성립한다.
I0exp(V0/E) = I0exp((Vo+ dV))/E)·1/T∫0 Texp(Vmcos(ωt)/E)dt···(5)
이 (5)식 우변의 적분을 포함하는 항을 f(Vm/E)로 치환하면, 다음의 관계식을 얻는다.
그러므로, 상기 (6)식은 다음식과 같이 다시 쓰여질 수 있다.
제10도는 이 (8)식에 적당한 Vm을 대입하여 DC바이어스 강하분(dV)을 계산한 결과를 나타내는 도면이다.
제10도에서 알수 있듯이, 60mV이상의 DC바이어스 강하를 얻기 위해서는 적어도 150mV의 입력진폭이 있으면 좋다.
이것은 입력감도가 적어도 VTH(예를 들면 0.7V)이상의 입력진폭이 필요한 다이오드 검파와 비교하여 이하에 나타낸 것같이 10dB이상 의 개선이 되어진 것을 의미한다.
20log(0.7/0.15) = 13.4dB
또한, 검파단, 기준단, 바이어스전압발생단, 및 차동증폭기에서 각각 O.1 μA의 전류가 흐르고, 합계로 0.4μA소비한다.
따라서, 소비전력(PD)에 대하여 보면, 3V의 전원전압에 있어서 소비전력이 1.2μW이다. 따라서, 다이오드 검파에 뒤떨어지지 않는 초저소비전력화를 실현할 수 있다.
이상 설명한 것같이, 본 실시예에 의하면, M0S 트랜지스터가 문턱치전압(VTH)부근에서 바이어스될 때 지수(exponential)특성으로 동작하는 MOS 트랜지스터의 비선형 특징을 이용하고, 또한 바이어스전류를 낮게 억제하므로, 저소비전력으로 마이크로파를 검파할 수 있는 고주파검파회로를 실현할 수 있다.
따라서, 마이크로파로 데이타의 읽기/쓰기를 행하는 IC카드를 실현할 수 있는 등의 이점이 있다.
또한, RF입력의 결과로서 약간의 바이어스전압이 동작할(100mV정도) 뿐이기때문에 검파단은 빠른 검파응답속도를 가진다.
제11도는 본 발명의 제3관점의 또다른 실시예에 따른 검파회로의 기본구성을나타내는 회로도이다.
본 실시예가 상기 실시예와 다른 점은, 앞의 기술에서는 차동증폭기를 이용하여 미소입력전압이 큰 전류변화로서 변환되고 또한 전압변화로 변환되는 한편, 본 실시예에서는 전류변화가 직접 검출된다.
제11도에 있어서, T53는 n채널 MOS트랜지스터, Ie11(76)은 정전류원, AMP(74)는 차동증폭기, CINB(73)는 커패시터, Vβ는 정전압원, RB는 저항소자, INV(74)는 인버터, VSS(71)는 전윈전압을 각각 나타내고 있다.
n채널 MOS 트랜지스터(T53)의 소스는 전원전압(VSS)(71)에 접속되는 한편, 게이트는 커패시터(CINB)(73)을 통하여 입력단(RFINA)(70)에 접속된다. 드레인은 정전류원(Ie11)(76) 및 인버터(INV)(74)의 입력단에 접속되어 있다.
또한, n채널 MOS 트랜지스터(T53)의 소스와 전원전압(Vss)(71)의 접속라인과 게이트와의 사이에 정전압원(Vβ)과 저항소자(RB)가 직렬로 접속되어 있다.
인버터(INV)의 출력은 출력단(DOB)(75)에 접속되어 있다.
다음에, 제11도의 구성에 있어서의 동작점의 분석을 제12도에 기초하여 행한다.
제11도의 구성에 있어서, 정전류원(Ie11)은 8OnA의 공급전류(I11)를 공급하고 , n채널 MOS 트랜지스터(T53)는 무신호시에 흐르는 5OnA의 전류(Id)가 흐르는 정전류소자로서 기능한다. 그 정특성은 제12a도에 나타내었다.
먼저, RF신호입력이 없는 무신호시에는 정전류원(Ie11)과 n채널 MOS 트랜지스터(T53)의 드레인 사이의 노드(C)의 전압(Vd)은, 정전류윈(Ie11)에서 공급되는 전류(I11)(80mA)와 n채널 MOS 트랜지스터(T53)에 흐르는 전류(Id)(50nA)와의 전류차(3OnA) 만큼의 전원전압(VDD)에 유지되고 있다.
이 상태에서 검파회로로 입력단(RFINA)을 통하여 RF신호가 입력되면, n채널 MOS트랜지스터(T53)의 게이트전압(Vg)은 다음식으로 주어진다.
Vg=VB+ Vmcos(ωt) ······(9)
여기에서, VB는 바이어스전압, Vm은 RF진폭, {Vmcos(wt)}는 RF입력신호롤 각각 나타내고 있다.
이 게이트전압(Vg)의 평균전위
1/T·∫0 TVgdt,t→∞ ······(10)
는 바이어스전압(Vβ)의 그대로 남아있지만, n채널 MOS 트랜지스터(T53)의 전류(Id)를 평균하면, M0S의 비선형특성에 의해 무신호(IB)시의 (Id)에서 증가한다.
제12b도에 나타낸 것같이, n채널 MOS 트랜지스터(T53)의 전류(Td)의 평균전류가 정전류원(Ie11)의 전류용량 80nA보다도 많아지면, 그 자전류에 의해 정전류원(Ie11)과 MOS 트랜지스터(T53)의 드레인 사이의 노드의 전압(Vd)는 강하하고, 거의 전원전압(VSS)(71)과 동일레벨로 된다.
이 노드(C)의 전압(Vd) 변화를 인버터(INV)(74)를 통하여 출력한다.
제13도는 제11도에 나타낸 본 발명의 제3관점의 다른 실시예의 검파회로의 구체적인 회로구성예를 나타내는 도면이다.
즉, (T53), (T54)는 n채널 MOS 트랜지스터, (P21),(P22),(P23)는 정전류원을 구성하는 p채널 MOS 트랜지스터, (INV)는 차동증폭기,(CINC)(84),(C23)는 커패시터, (R23),(R24)는 저항소자, (VDD)(83),(Vss)(81)는 전원전압을 각각 나타내고 있다.
제13도에 있어서, p채널 MOS 트랜지스터(P21∼P23)의 소스는 일예로 전원전압(VDD)(83)에 접속된다. 각 게이트끼리 접속된다. p채널 MOS 트랜지스터(P23)의 게이트는 드레인에 접속된다. 그 노드는 저항소자(R23)를 통하여 접지되어 있다.
p채널 MOS 트랜지스터(P21)의 드레인은 n채널 MOS 트랜지스터(T63)의 드레인에 접속된다. 이들의 노드(C)는 인버터(INV)(85)의 입력에 접속되어있다.
p채널 MOS 트랜지스터(P22)의 드레인은 n채널 MOS 트랜지스터(T64)의 드레인에 접속되어 있다.
n채널 MOS 트랜지스터(T64)의 드레인은 게이트에 접속된다. 이들의 노드는 저항소자(R24)를 통하여 n채널 M0S 트랜지스터(T63)의 게이트에 접속되어 있고, 커패시터(C23)를 통하여 전원전압(VSS)(81)에 접속되어 있다. n채널 MOS 트랜지스터(T64)의 소스는 전원전압(Vss)(81)에 접속되어 있다.
제13도에 있어서는, n채널 MOS 트랜지스터(T63) 및 p채널 MOS 트랜지스터(P21)이 검파수단을 구성한다. n채널 M0S 트랜지스터(T54) 및 p채널 M0S 트랜지스터(P22), 저항소자(R24) 및 커패시터(C23)는 바이어스발생단을 구성한다.
다음에, 제13도를 이용하여 본 실시예에 따른 검파회로에 있어서의 입력감도에 대하여 고찰한다.
입력단의 n채널 MOS 트랜지스터(T63)는 그 문턱전압(VTH)부근에서 셀프바이어스되므로, 다음식에 나타내는 것같이 M0S 트랜지스터의 부문턱영역에서 소위 지수(exponetntial)특성으로 동작한다.
따라서, n채널 MOS 트랜지스터(T63)의 특성은 다음식으로 표시된다.
Vg=VB+ Vmcosωt ······(11)
여기에서, VB는 바이어스전압, Vm은 RF진폭이다.
IdA= I0exp(qVg/nkT)=I0exp(Vg/E) ······(12)
여기에서 E=nkT/q≒39mV
(12)식에 상기 (11)식을 대입하면 전류(IdA)는 이하와 같이 된다.
IdA= I0exp(VB/E) exp(Vmcosωt/E)
= Ibexp(Vmcosωt/E) ······(13)
여기에서, Ib는 무신호시의 바이어스전류를 나타내고 있다.
전류(IdA)의 평균전류(IdA)는 다음식으로 주어진다.
가 된다.
이가 2배정도, 본 예에서는 10nA정도이면, 출력은 반전하므로, 다음식에 나타낸 것같이 f(Vm/E)를 계산합으로써 최저입력진폭을 알 수 있다.
제14도는 이 (16)식에 수치를 대입함으로써 입력진폭과 전류비사이의 관계를 계산한 결과의 도면이다.
제14도에서 알 수 있는 것같이, 2배의 전류비를 얻기위해서는 Vm은 약 70mV가 되어야 한다.
이것은 적어도 VTH(예를 들면 0.7V)의 입력진폭이 필요한 다이오드검파와 비교하여, 입력감도가 이하에 나타낸 것같이 20dB이상의 개선이 되어진 것을 의미한다.
20log(0.7V/70mV) = 20dB
또한, 전류원에서 O.1μA의 전류가 흐르고, 검파단과 바이어스전압발생단에서 각각 5OnA의 전류가 흐르고, 합계로 O.2μA소비한다.
따라서, 소비전력(PD)에 대하여 보면, 1.5V의 전원전압으로 소비전력은 0.3㎼이다. 그러므로, 다이오드검파에 뒤떨어지지 않는 초저소비전력화를 실현할 수 있다.
이상 설명한 것같이, 본 실시예에 의하면 바이어스전류를 낮게 억제하고, 또한 차동증폭기등을 이용하지 않고 회로가 보다 간단히 구성되므로, 저전압동작(1.5V정도)이 가능하게 되고, 고감도검파가 물른 가능하게 되고 0.3μW의 초저소비전력의 검파회로를 실현할 수 있다.
이상 설명한 것같이, 본 발명의 제1실시예의 강압회로에 의하면, 펀치스루의 발생을 방지할 수 있고, 극단의 속도저하를 억제할 수 있고, 종래의 처리기술을 이용하여도 고수율이 얻어지고, 또한 비용을 절감시킨다.
또한, 본 발명의 제2관점의 발진회로에 의하면, 소비전류의 저감이 도모되고, 듀티50%를 실현할 수 있다.
또한, 본 발명의 제 3관점의 겁파회로에 따르변 고감도와 저소비전력의 검파를 실현할 수있다.
따라서, 마이크로파로 데이타의 읽기/쓰기를 행하는 IC카드를 실현할 수 있는 등의 이점이 있다.

Claims (10)

  1. 서로 연결된 p채널트랜지스터 및 n채널트랜지스터를 포함하는 것으로 전력원에 연결되어 펀치스루전류의 발생을 방지하는 상보형 트랜지스터회로를 포함하는 전압강하회로와, 저전압 구동회로수단과, 상기 전압강하회로의 출력단에 연결된 제 1단자와, 상기 저전압 구동회로수단의 입력단에 연결된 제 2단자를 갖는 저항과, 상기 저항의 상기 제2단자에 연결된 제 1단자와 상기 전력원에 연결된 제2단자를 갖는 커패시터를 포함하여 이루어진 통신회로시스템으로서, 상기 전압강하회로가 상기 p채널트랜지스터 및 n채널트랜지스터의 문턱전압의 합에 해당하는 조합전압(combined voltage)을 생성하며, 상기 조합전압을 상기 저전압 구동회로수단에 제공하는 통신회로시스템.
  2. (2회 정정) 서로 연결된 드레인들 및 소스들을 갖는 n채널 MOS트랜지스터 및 p채널 MOS트랜지스터를 포함하는 상보형 M0S트랜지스터를 포함하는 상보형 M0S트랜지스터와, 제1 및 제2입력단 및 출력단을 갖는 차동증폭기를 포함하는 전압강하회로로서, 상기 상보형 M0S트랜지스터의 상기 드레인들 중 하나가 전력원에 연결되며, 상기 소스들 중 하나가 상기 차동증폭기의 제 1입력단에 연결되고, 상기 차동증폭기의 제2입력단이 상기 차동증폭기의 출력단에 연결된 전압강하회로와, 제어회로와, 상기 제어회로에 기준신호를 전송하는 발진회로와, 상기 기준신호에 기초한 입력신호에 따라 상기 제어회로와의 입력 및 출력 인터페이스를 하는 메모리를 갖는 저전압 구동회로와, 상기 전압강하회로의 출력단에 연결된 제 1단자 및 상기 저전압 구동회로의 입력에 연결된 제 2단자를 갖는 저항과, 상기 저항의 상기 제2단자에 연결된 제1단자와 상기 전력원에 연결된 제2단자를 갖는 커패시터로서, 상기 저전압 구동회로가 상기 전력원과 상기 차동증폭기의 출력단에 연결된 커패시터를 포함하는 통신회로시스템.
  3. (2회 정정) 제1항에 있어서, 상기 저전압구동회로가 상보형 M0S인버터와, 상기 상보형 M0S인버터의 입력측에 연결된 커패시터와, 상기 상보형 M0S인버터의 입출력단 사이에 연결된 저항소자를 포함하는 발진회로를 포함하여 이루어진 것을 특징으로 하는 통신회로시스템.
  4. (2회 정정) 제3항에 있어서, 상기 발진회로가 상기 p채널트랜지스터 및 n채널트랜지스터 각각의 문턱전압의 합에 해당하는 전압에 의해 구동되는 것을 특징으로 하는 통신회로시스템.
  5. (2회 정정) 제 2항에 있어서, 상기 발진회로가 서로 직렬로 연결된 제 1, 2, 3 상보형 MOS인버터와, 상기 제1상보형 M0S인버터의 입력측과 접지전압 사이에 연결된 제1커패시터와, 상기 제1상보형 MOS인버터의 입력측과 상기 제2상보형 인버터의 출력단 사이에 연결된 제 2커패시터와, 상기 제1상보형 MOS인버터의 입력단과 상기 제 3상보형 MOS인버터의 출력단사이에 연결된 저항소자를 포함하여 이루어지며, 상보형 M0S인버터 각각을 구성하는 p채널 및 n채널 트랜지스터의 채널비율(channel ratio)이 소정 값으로 설정되며, 상기 발진회로의 출력신호가 50%의 듀티비율(duty ratio)을 갖는 것을 특징으로 하는 통신회로시스템.
  6. (2회 정정) 제 5항에 있어서, 상기 발진회로가 1.7V보다 낮은 전압에서, 대략 0.5μA의 총소비전력으로 구동되는 것을 특징으로 하는 통신회로시스템.
  7. (2회 정정) 제 5항에 있어서, p채널길이가 n채널길이와 다른 것을 특징으로 하는 통신회로시스템.
  8. (2회 정정) 제 1항에 있어서, 상기 p채널트랜지스터의 폭-길이 비율(width to length ratio)이 n채널트랜지스터의 폭-길이 비율과 다르며, 이에 따라 CM0S인버터와 호환이 가능하게 되는 것을 특징으로 하는 통신회로시스템.
  9. (2회 정정) 제 4항에 있어서, 상기 발진회로가 1.7V보다 낮은 전압에서, 대략 0.5μA의 총소비전력으로 구동되는 것을 특징으로 하는 통신회로시스템.
  10. (2회 정정) 제 2항에 있어서, 상기 p채널트랜지스터의 폭-길이 비율(width to length ratio)이 n채널트랜지스터의 폭-길이 비율과 다르며, 이에 따라 CM0S인버터와 호환이 가능하게 되는 것을 특징으로 하는 통신회로시스템.
KR1019940008846A 1993-04-30 1994-04-26 통신회로시스템 KR100310858B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP93-104767 1993-04-30
JP5104672A JPH06314143A (ja) 1993-04-30 1993-04-30 降圧回路および発振回路
JP93-104672 1993-04-30
JP10476793A JP3371463B2 (ja) 1993-04-30 1993-04-30 検波回路

Publications (2)

Publication Number Publication Date
KR940024629A KR940024629A (ko) 1994-11-18
KR100310858B1 true KR100310858B1 (ko) 2001-12-15

Family

ID=27310286

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940008846A KR100310858B1 (ko) 1993-04-30 1994-04-26 통신회로시스템

Country Status (2)

Country Link
US (1) US5623224A (ko)
KR (1) KR100310858B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19507571A1 (de) * 1995-03-03 1996-09-05 Siemens Ag Platine mit mehreren integrierten Schaltungen
US6130602A (en) 1996-05-13 2000-10-10 Micron Technology, Inc. Radio frequency data communications device
US6774685B2 (en) 1996-05-13 2004-08-10 Micron Technology, Inc. Radio frequency data communications device
US6696879B1 (en) 1996-05-13 2004-02-24 Micron Technology, Inc. Radio frequency data communications device
US6836468B1 (en) 1996-05-13 2004-12-28 Micron Technology, Inc. Radio frequency data communications device
US6163494A (en) * 1999-01-29 2000-12-19 Linear Technology Corporation IC with enhanced low voltage start-up
FR2820923B1 (fr) * 2001-02-09 2003-06-13 Atmel Nantes Sa Alimentation asservie pour liaison serie, de type maitre esclave
JP3617491B2 (ja) 2001-10-31 2005-02-02 ソニー株式会社 Ｉｃチップ及び情報処理端末
GB2404848A (en) * 2003-08-11 2005-02-16 Peter Frimley Vacuum cleaner attachment for taking up liquids
US20070124897A1 (en) * 2005-12-01 2007-06-07 Wilson Eric J Clamp for circular objects
DE102007059498A1 (de) * 2007-12-11 2009-06-18 Texas Instruments Deutschland Gmbh Linearer Spannungsregler mit präziser Detektion einer offenen Last
JP4572936B2 (ja) * 2008-01-18 2010-11-04 ソニー株式会社 遠隔操作装置及び通信システム
JP5198971B2 (ja) * 2008-08-06 2013-05-15 ルネサスエレクトロニクス株式会社 発振回路
JP5882606B2 (ja) * 2011-06-14 2016-03-09 ラピスセミコンダクタ株式会社 発振回路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5817723A (ja) * 1981-07-23 1983-02-02 Toshiba Corp 発振回路
JPS58159119A (ja) * 1982-03-18 1983-09-21 Seiko Epson Corp Ｃｍｏｓ集積回路用基準電圧回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5310047A (en) * 1976-07-16 1978-01-30 Seiko Instr & Electronics Ltd Electronic circuit
JPS586606A (ja) * 1981-07-03 1983-01-14 Seiko Instr & Electronics Ltd 低電力基準パルス発生回路
JPS6077212A (ja) * 1983-10-04 1985-05-01 Nec Corp 定電圧電源回路
US5197033A (en) * 1986-07-18 1993-03-23 Hitachi, Ltd. Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions
CH681928A5 (ko) * 1989-04-26 1993-06-15 Seiko Epson Corp

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5817723A (ja) * 1981-07-23 1983-02-02 Toshiba Corp 発振回路
JPS58159119A (ja) * 1982-03-18 1983-09-21 Seiko Epson Corp Ｃｍｏｓ集積回路用基準電圧回路

Also Published As

Publication number Publication date
US5623224A (en) 1997-04-22
KR940024629A (ko) 1994-11-18

Similar Documents

Publication Publication Date Title
KR100310858B1 (ko) 통신회로시스템
CN109921912B (zh) 信号供电的能量检测和唤醒系统
USRE31749E (en) Class B FET amplifier circuit
KR970003211A (ko) 온도 의존성 회로 및 그것을 사용한 전류발생회로와 인버터와 발진회로
US6980194B2 (en) Amplitude conversion circuit for converting signal amplitude
US20050140406A1 (en) Power-on reset device
US7061322B2 (en) Low voltage differential amplifier circuit and bias control technique enabling accommodation of an increased range of input levels
JPH0766014B2 (ja) Ｃｍｏｓパワ−オン検出回路
US20100117690A1 (en) Semiconductor device
US20070188250A1 (en) Ultra low power cmos oscillator for low frequency clock generation
KR100516093B1 (ko) 신호의 진폭을 변환하기 위한 진폭 변환 회로
US7482858B2 (en) Temperature-sensitive current source
US6340907B2 (en) Schmitt trigger circuit having independent threshold voltage setting to provide hysteresis
KR100935513B1 (ko) 프로세스변수 보상을 갖는 능동 바이어스 회로를 위한전류 셧다운회로
US20030169224A1 (en) Amplitude conversion circuit for converting signal amplitude and semiconductor device using the amplitude conversion circuit
KR20030072527A (ko) 직류-직류 컨버터의 발진기
CN113054620A (zh) 一种低功耗芯片的欠压保护电路
JPH11186860A (ja) 差動増幅回路
US20080018385A1 (en) Electric power circuit for driving display panel
US6556092B1 (en) Low consumption oscillator
US11569738B1 (en) Multi-stage charge pump with clock-controlled initial stage and shifted clock-controlled additional stage
CN210670028U (zh) 一种时钟交点位置检测和调节电路
WO2021215457A1 (ja) 交流増幅器
JP2000055946A (ja) 電圧検出回路
KR950005583B1 (ko) 푸쉬풀 출력회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110915

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20120910

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee