JPS61136284A - 基板実装装置 - Google Patents
基板実装装置Info
- Publication number
- JPS61136284A JPS61136284A JP25868884A JP25868884A JPS61136284A JP S61136284 A JPS61136284 A JP S61136284A JP 25868884 A JP25868884 A JP 25868884A JP 25868884 A JP25868884 A JP 25868884A JP S61136284 A JPS61136284 A JP S61136284A
- Authority
- JP
- Japan
- Prior art keywords
- card
- motherboard
- board
- signal
- mounting apparatus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
C産業上の利用分野〕
本発明は基板実装装置に係り、特に複数枚の子基板が取
付けられる当該装置の親基板に関するものである。
付けられる当該装置の親基板に関するものである。
電子計算機等における回路部品の実装に際しては、機能
の追加、変更及び装置の組立て、メンテナンス等を容易
に行なえるように、IC,LSI部品等をプリント基板
に搭載した子基板(以後カードと呼ぶ)と、この子基板
を複数枚取付は可能な親基板(以後マザーボー ドと呼
ぶ)とを備えた基板実装装置がよく用いられている。
の追加、変更及び装置の組立て、メンテナンス等を容易
に行なえるように、IC,LSI部品等をプリント基板
に搭載した子基板(以後カードと呼ぶ)と、この子基板
を複数枚取付は可能な親基板(以後マザーボー ドと呼
ぶ)とを備えた基板実装装置がよく用いられている。
第2図(al、 (blは上記基板実装装置の従来例を
示す上面図及び斜視図である。各図において、■a〜1
dはカード、2は上記カード1a〜1dが装着される平
板状のマザーボードであり、上記各カード1a−1dに
はコネクタ3a〜3dが設けられ、又マザーボード2に
は上記コネクタ3a〜3dに対応するコネクタビン4a
〜4dが設けられている。なお、5は上記カード1a〜
1dが収納されるカードバスケットである。
示す上面図及び斜視図である。各図において、■a〜1
dはカード、2は上記カード1a〜1dが装着される平
板状のマザーボードであり、上記各カード1a−1dに
はコネクタ3a〜3dが設けられ、又マザーボード2に
は上記コネクタ3a〜3dに対応するコネクタビン4a
〜4dが設けられている。なお、5は上記カード1a〜
1dが収納されるカードバスケットである。
次に動作について説明する。例えばカードIa内で生じ
た電気信号がカードlaから出力される場合は、コネク
タ3a及びコネクタビン4aを介してマザーボード2へ
伝えられる。更にその信号がカー、ドlcに入力される
場合は、カードla。
た電気信号がカードlaから出力される場合は、コネク
タ3a及びコネクタビン4aを介してマザーボード2へ
伝えられる。更にその信号がカー、ドlcに入力される
場合は、カードla。
10間の配線(図示せず)、コネクタビン4c及びコネ
クタ3cを介してカードlcへ伝えられる。
クタ3cを介してカードlcへ伝えられる。
ところで、カー、ド1a−1d間の信号のやりとりは全
てマザーボード2を介して行なわれるが、電気信号の遅
れは一般に距離(配線長)に比例する為、カードlaと
カード1b等隣接したカード間ではその間の配線長が短
いので遅れは僅かであるが、カード1aとカード16間
のように配線長が長くなると遅れが大きくなる。なお、
説明の便宜上第2図ではマザーボード2に4枚のカード
la〜1dが実装された図を示したが、通常は10〜2
0枚のカードが該マザーボード2に実装される。一般に
、遅延時間1ns(ナノ秒)以下のlc、LsI等で構
成される回路では、配線長による遅れが6〜g ns
/ mである為この遅れが無視出来ないものとなる。従
って、最も遠いカード間の電気信号の遅れがその電子計
算機等の性能を決めることとなる。
てマザーボード2を介して行なわれるが、電気信号の遅
れは一般に距離(配線長)に比例する為、カードlaと
カード1b等隣接したカード間ではその間の配線長が短
いので遅れは僅かであるが、カード1aとカード16間
のように配線長が長くなると遅れが大きくなる。なお、
説明の便宜上第2図ではマザーボード2に4枚のカード
la〜1dが実装された図を示したが、通常は10〜2
0枚のカードが該マザーボード2に実装される。一般に
、遅延時間1ns(ナノ秒)以下のlc、LsI等で構
成される回路では、配線長による遅れが6〜g ns
/ mである為この遅れが無視出来ないものとなる。従
って、最も遠いカード間の電気信号の遅れがその電子計
算機等の性能を決めることとなる。
しかしながら、従来の基板実装装置は上述したように、
平板状のマザーボード2にカードla〜1dを実装する
ように構成されているので、各カード間の配線パターン
は各カードの配置関係により一律に決められてしまい、
両端のカードla。
平板状のマザーボード2にカードla〜1dを実装する
ように構成されているので、各カード間の配線パターン
は各カードの配置関係により一律に決められてしまい、
両端のカードla。
16間の配線長による信号の遅れが全体の性能を左右す
ることとなり、信号伝達の高速化を図ることが困難とな
るという問題点を有していた。
ることとなり、信号伝達の高速化を図ることが困難とな
るという問題点を有していた。
本発明はこのような問題点を解消するためになされたも
ので、カード間の配線長を短くすることができ、信号伝
達の高速化を図ることができる基板実装装置を得ること
を目的とするものである。
ので、カード間の配線長を短くすることができ、信号伝
達の高速化を図ることができる基板実装装置を得ること
を目的とするものである。
本発明に係る基板実装装置は、親基板を子基板の配置方
向に沿う如くループ形としたものである。
向に沿う如くループ形としたものである。
本発明においては、親基板上に配線される各子基板間の
信号線を左回りあるいは右回りいずれの方向にも配線す
ることができ、最短距離となるように配線される。
信号線を左回りあるいは右回りいずれの方向にも配線す
ることができ、最短距離となるように配線される。
以下、本発明を第1図に示す実施例にもとづき説明する
。なお、同図(a)は上面図、(b)は正面図であり、
前記従来例と同−又は相当部分には同一符号を付してそ
の説明は省略する。本発明の特徴は親基板としてのマザ
ーボード6を子基板としてのカード1a〜1dの配置方
向に沿う如くループ形としたことであり、本実施例にお
いては同図(alに示す如く断面円形となるように形成
している。
。なお、同図(a)は上面図、(b)は正面図であり、
前記従来例と同−又は相当部分には同一符号を付してそ
の説明は省略する。本発明の特徴は親基板としてのマザ
ーボード6を子基板としてのカード1a〜1dの配置方
向に沿う如くループ形としたことであり、本実施例にお
いては同図(alに示す如く断面円形となるように形成
している。
以上のように構成することにより、各カードla〜1d
から他のカードへの配線パターンは左右いずれの方向へ
も引くことが可能となり、最短 □距離となる方向に配
線することができる。従って、例えばカードlaからカ
ードICへ信号が伝わる場合、カードlaからの信号は
従来同様コネクタ3a、 コネクタピン4aを介してマ
ザーボード6へ伝えられるが、マザーボード6上では左
回りあるいは右回りで引かれた配線パターンを介してコ
ネクタピン4Cへ伝えられ、コネクタ3Cを介してカー
ドICへ入力される。一方、カードlaからカードld
へ信号が伝わる場合には、マザーボード6上で最短距離
となる右回りに引かれた配線パターンを介して行なわれ
るので、単純に従来例と比較しても配線長による信号の
遅れは3分の1となり、信号伝達の高速化を図ることが
できる。
から他のカードへの配線パターンは左右いずれの方向へ
も引くことが可能となり、最短 □距離となる方向に配
線することができる。従って、例えばカードlaからカ
ードICへ信号が伝わる場合、カードlaからの信号は
従来同様コネクタ3a、 コネクタピン4aを介してマ
ザーボード6へ伝えられるが、マザーボード6上では左
回りあるいは右回りで引かれた配線パターンを介してコ
ネクタピン4Cへ伝えられ、コネクタ3Cを介してカー
ドICへ入力される。一方、カードlaからカードld
へ信号が伝わる場合には、マザーボード6上で最短距離
となる右回りに引かれた配線パターンを介して行なわれ
るので、単純に従来例と比較しても配線長による信号の
遅れは3分の1となり、信号伝達の高速化を図ることが
できる。
また、各カード間の両方向配線の範囲が拡大され、マザ
ーボードにおける配線パターンの不能解が解消される。
ーボードにおける配線パターンの不能解が解消される。
その結果マザーボードの層数削減、コストダウン等の効
果もでてくる。
果もでてくる。
なお、上記実施例においてはマザーボード6を断面円形
となるループ形としたものについて示したが、カード配
置方向に沿ってループ形であれば円崩に限らず三角形、
四角形等どのような形状のものであってもよい。
となるループ形としたものについて示したが、カード配
置方向に沿ってループ形であれば円崩に限らず三角形、
四角形等どのような形状のものであってもよい。
以上説明したように本発明によれば、親基板を子基板の
配置方向に沿う如くループ形としたので、子基板間の配
線長を短くすることができ、信号伝達の高速化が図れる
基板実装装置が得られるという効果がある。
配置方向に沿う如くループ形としたので、子基板間の配
線長を短くすることができ、信号伝達の高速化が図れる
基板実装装置が得られるという効果がある。
第1図(a)、 (blは本発明による基板実装装置の
一実施例を示す上面図及び正面図、第2図(al、 (
b)は従来例を示す上面図及び斜視図である。 la〜1d・・・子基板、6・・・親基板。 なお、図中間−又は相当部分には同一符号を用いている
。
一実施例を示す上面図及び正面図、第2図(al、 (
b)は従来例を示す上面図及び斜視図である。 la〜1d・・・子基板、6・・・親基板。 なお、図中間−又は相当部分には同一符号を用いている
。
Claims (1)
- 回路部品が搭載された子基板が複数枚取付けられる親
基板を備えた基板実装装置において、上記親基板を子基
板の配置方向に沿う如くループ形としたことを特徴とす
る基板実装装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25868884A JPS61136284A (ja) | 1984-12-07 | 1984-12-07 | 基板実装装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25868884A JPS61136284A (ja) | 1984-12-07 | 1984-12-07 | 基板実装装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61136284A true JPS61136284A (ja) | 1986-06-24 |
Family
ID=17323716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25868884A Pending JPS61136284A (ja) | 1984-12-07 | 1984-12-07 | 基板実装装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61136284A (ja) |
-
1984
- 1984-12-07 JP JP25868884A patent/JPS61136284A/ja active Pending
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