JPS61131642A - 信号伝送装置 - Google Patents
信号伝送装置Info
- Publication number
- JPS61131642A JPS61131642A JP25187784A JP25187784A JPS61131642A JP S61131642 A JPS61131642 A JP S61131642A JP 25187784 A JP25187784 A JP 25187784A JP 25187784 A JP25187784 A JP 25187784A JP S61131642 A JPS61131642 A JP S61131642A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- output
- station
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Small-Scale Networks (AREA)
- Selective Calling Equipment (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、サイクリックに伝送する単方向信号伝送装置
に係り、特に、プロセスの規模に柔軟に適合する信号伝
送装置に関する。
に係り、特に、プロセスの規模に柔軟に適合する信号伝
送装置に関する。
従来からあるこの種の信号伝送装置は％開昭５６−８７
１９２号公報に記載されている。以下、従来の信号伝送
について、信号伝送装置の全体構成図である第２図を用
いて説明する。送信ユニット１ａが送出したシリアル信
号（プロセス人力１〜ｎを受信した、送信二二ツ）ｌｂ
は、この情報を、一旦１ｂの局の中に格納し、その後改
めて、自局（ｌｂ局）に属するプロセス人力ｎ＋１から
２ｎｆ、シリアル信号に埋め込み、プロセス人力１〜２
ｎの情報を送信ユニットｌｃに向けて送出する方式であ
った。この方式によれば、そのシリアル伝送フォーマッ
トのタイムチャートは、第３図に示すようになる。闇、
５ｙｓｔ−を同期信号を表わす。すなわち、ひとつの送
信ユニットｌｂ局が自局の上流にある１３局から受信す
るシリアル信号１ａ→１ｂと、下流の１０局に向けて送
出するシリアル信号１ｂ→ＩＣとは、非同期であり、互
に、サイクリックにスキャニングしているため、上流の
局から受信した情報が、下流の局に送出されるまでに、
最大１サイクルの遅延を生ずることがある。°したがっ
て、例えば送信ユニットが８局ある場合には、送信ユニ
ットのうち最も下流にある局が送出までには、最大１４
サイクルの遅れになることがある。送信ユニットにおけ
る時間遅れは、１サイクル１４ｍ５でろるため、その最
大横遅れ時間は、２．４ｍ５Ｘ１４で約３４ｍ５にも達
し、これらの情報を用いて、従来に比べ、より高速、鍋
精度な制御を行おうとする場合、不可能になってきた。
１９２号公報に記載されている。以下、従来の信号伝送
について、信号伝送装置の全体構成図である第２図を用
いて説明する。送信ユニット１ａが送出したシリアル信
号（プロセス人力１〜ｎを受信した、送信二二ツ）ｌｂ
は、この情報を、一旦１ｂの局の中に格納し、その後改
めて、自局（ｌｂ局）に属するプロセス人力ｎ＋１から
２ｎｆ、シリアル信号に埋め込み、プロセス人力１〜２
ｎの情報を送信ユニットｌｃに向けて送出する方式であ
った。この方式によれば、そのシリアル伝送フォーマッ
トのタイムチャートは、第３図に示すようになる。闇、
５ｙｓｔ−を同期信号を表わす。すなわち、ひとつの送
信ユニットｌｂ局が自局の上流にある１３局から受信す
るシリアル信号１ａ→１ｂと、下流の１０局に向けて送
出するシリアル信号１ｂ→ＩＣとは、非同期であり、互
に、サイクリックにスキャニングしているため、上流の
局から受信した情報が、下流の局に送出されるまでに、
最大１サイクルの遅延を生ずることがある。°したがっ
て、例えば送信ユニットが８局ある場合には、送信ユニ
ットのうち最も下流にある局が送出までには、最大１４
サイクルの遅れになることがある。送信ユニットにおけ
る時間遅れは、１サイクル１４ｍ５でろるため、その最
大横遅れ時間は、２．４ｍ５Ｘ１４で約３４ｍ５にも達
し、これらの情報を用いて、従来に比べ、より高速、鍋
精度な制御を行おうとする場合、不可能になってきた。
さらに次のような欠点もあった。送信ユニットにおける
受信と送信が、非同期に、サイクリックであるため、前
述した時間遅れが、最小はＯ１最犬は、３４ｍ５と大き
くばらつくことである。これは、゛遅れ時間を、予め見
込んで処理を行おうとする場合には、変動幅が大きく問
題であった。
受信と送信が、非同期に、サイクリックであるため、前
述した時間遅れが、最小はＯ１最犬は、３４ｍ５と大き
くばらつくことである。これは、゛遅れ時間を、予め見
込んで処理を行おうとする場合には、変動幅が大きく問
題であった。
本発明の目的は、従来方式の欠点に鑑みなされ、 たも
ので、大きな遅れ時間の生じない、信号伝送装ｆｉｊを
提供することにある。
ので、大きな遅れ時間の生じない、信号伝送装ｆｉｊを
提供することにある。
本発明は、送信ユニットが、下流の局にデータを送出す
る場合、自局の上流にある局から送られてきたデータに
同期して、送出することに着目しなされたもので、これ
により、局間の遅延時間を著しく小さな値にすることが
出来るとともに、七Ｏバラツキも小さくすることが出来
るものである。
る場合、自局の上流にある局から送られてきたデータに
同期して、送出することに着目しなされたもので、これ
により、局間の遅延時間を著しく小さな値にすることが
出来るとともに、七Ｏバラツキも小さくすることが出来
るものである。
以下、本発明の詳細な説明する。瀉１図は、本発明にか
かる送信ユニットｌａ、ｌｂｌ ｌｃ。
かる送信ユニットｌａ、ｌｂｌ ｌｃ。
１ｄの内部構成を示したものでおる。
受信人力３０は、自局の上流の局から送られてきたシリ
アル信号が人力されるところで、絶縁トランス２３を介
して、波形整形回路１６に加わる。
アル信号が人力されるところで、絶縁トランス２３を介
して、波形整形回路１６に加わる。
この出′力３１に、タイミング抽出回路１０に加わり、
ここで、受信信号に同期したタイミング信号Ｔｌ、Ｔ２
が生成される。同期信号検出回路１１は、波形整形回路
の出力３１を、タイミングＴ１でサンプリングし、同期
信号を検出すると、ＳＹＣ検出３２を出力し、カウンタ
１２を起動させる。
ここで、受信信号に同期したタイミング信号Ｔｌ、Ｔ２
が生成される。同期信号検出回路１１は、波形整形回路
の出力３１を、タイミングＴ１でサンプリングし、同期
信号を検出すると、ＳＹＣ検出３２を出力し、カウンタ
１２を起動させる。
このカウンタ１２には、タイミング信号Ｔ２が、クロッ
ク信号として印加しており、計数値３：Ｈ；ｊ、コンパ
レータ１３反転２連送データ作成回路１５、マルチプレ
クサ１７に加わる。自局のアドレスを設定するスイッチ
回路１４の出力は、コンパレータ１３に加わり、先に配
した計数値との大小関係を、信号３４，３５．３６に区
別し出力する。
ク信号として印加しており、計数値３：Ｈ；ｊ、コンパ
レータ１３反転２連送データ作成回路１５、マルチプレ
クサ１７に加わる。自局のアドレスを設定するスイッチ
回路１４の出力は、コンパレータ１３に加わり、先に配
した計数値との大小関係を、信号３４，３５．３６に区
別し出力する。
０几ゲート２１は波形整形回路出力３１．２つの反転２
連送デ一タ作成回路１５０３つの信号と、前記のコンパ
レータ出力信号３４，３５．３６との各々のＡＮＤ’ｉ
件をとった信号を入力し、フリップフロップ２２に、タ
イミング信号Ｔ１で記憶させる。この出力は、バイポー
ラ符号化回路１８により変調され、絶縁トランス２４を
介して、下流局へのシリアルデータとして、端子４１か
ら送出される。
連送デ一タ作成回路１５０３つの信号と、前記のコンパ
レータ出力信号３４，３５．３６との各々のＡＮＤ’ｉ
件をとった信号を入力し、フリップフロップ２２に、タ
イミング信号Ｔ１で記憶させる。この出力は、バイポー
ラ符号化回路１８により変調され、絶縁トランス２４を
介して、下流局へのシリアルデータとして、端子４１か
ら送出される。
次に、この実施例の動作を、第４．５，６．７図のタイ
ムチャートｔ−用いて説明する。
ムチャートｔ−用いて説明する。
まず、シリアルデータのフォーマットについて、第４図
で説明する。ＳＹＣ信号は、２４ビツトの長さを持つ、
ユニークな信号であり、シリアルデータの先頭であるこ
とを示すものである。本実施例では、２２個の符号″１
”の前後に符号″０”を付けた形式をとっている。ＳＹ
Ｃ信号の後には、局のデータは８ビツトＸ２＝１６ビツ
トで構成される。以下、ｌｂ、ｌｃ、ｌｃ１局のデータ
（各々８ビツトＸ２＝１６ピツト）と続く。
で説明する。ＳＹＣ信号は、２４ビツトの長さを持つ、
ユニークな信号であり、シリアルデータの先頭であるこ
とを示すものである。本実施例では、２２個の符号″１
”の前後に符号″０”を付けた形式をとっている。ＳＹ
Ｃ信号の後には、局のデータは８ビツトＸ２＝１６ビツ
トで構成される。以下、ｌｂ、ｌｃ、ｌｃ１局のデータ
（各々８ビツトＸ２＝１６ピツト）と続く。
次に、第１図、第５図を用いて、受信したシリアルデー
タに同期して、シリアルデータを送出する動作について
説明する。今、上流の局から送られてきたシリアルデー
タが、第５図の受信データであるとする。このデータか
ら、同期信号検出回路１１ｊ、ＳＹＣ検出という信号３
２を出力する。
タに同期して、シリアルデータを送出する動作について
説明する。今、上流の局から送られてきたシリアルデー
タが、第５図の受信データであるとする。このデータか
ら、同期信号検出回路１１ｊ、ＳＹＣ検出という信号３
２を出力する。
このＳＹＣ検出の時点で、カウンタ１２を、計数値Ｏか
らスタートさせる。カウンタ１２のクロックは、信号デ
ータの１ビツトと同一周期をもつ、タイミング抽出回路
１ｏで作成したタイミング信号Ｔ２であるため、受信デ
ータに同期して、カウンタの値Ｑに示したように歩進し
てゆく。ここで、ｘｂ局の動きを例にとってみると、ｌ
ｂ局では、自局のアドレス設定するスイッチ１４は、カ
ウンタ１２の値３３（すなわちＱ）が、１６くＱ＜３１
の間、コンパレータ出力３５が出力されるよう設定して
あり、他のコンパレータの出力３４はＯ≦Ｑ１５あるい
は６４＜Ｑ＜８７のとき出力され、他のコンパレータの
出力３６は、３２＜Ｑ＜６３のとき出力される。このた
め、受信データが入力されてから、カウンタのｔＱが１
５を越えるまでの時間には、コンパレータ出力３４が′
１＃となり、ＡＮＤゲート２０が開き、受信データをフ
リップフロップ２２に記憶させ、バイポーラ符号化回路
１８、絶縁トランス２４全通して下流局に送出する。し
たがって、受信データを受信してから、送信データを、
端子４１から送出するまでの時間は、タイミング抽出回
路１ｏにょ妙、タイミングをとり直して送出するに要す
る時間に固定され、受信データに、常に同期して送出さ
れることになる。
らスタートさせる。カウンタ１２のクロックは、信号デ
ータの１ビツトと同一周期をもつ、タイミング抽出回路
１ｏで作成したタイミング信号Ｔ２であるため、受信デ
ータに同期して、カウンタの値Ｑに示したように歩進し
てゆく。ここで、ｘｂ局の動きを例にとってみると、ｌ
ｂ局では、自局のアドレス設定するスイッチ１４は、カ
ウンタ１２の値３３（すなわちＱ）が、１６くＱ＜３１
の間、コンパレータ出力３５が出力されるよう設定して
あり、他のコンパレータの出力３４はＯ≦Ｑ１５あるい
は６４＜Ｑ＜８７のとき出力され、他のコンパレータの
出力３６は、３２＜Ｑ＜６３のとき出力される。このた
め、受信データが入力されてから、カウンタのｔＱが１
５を越えるまでの時間には、コンパレータ出力３４が′
１＃となり、ＡＮＤゲート２０が開き、受信データをフ
リップフロップ２２に記憶させ、バイポーラ符号化回路
１８、絶縁トランス２４全通して下流局に送出する。し
たがって、受信データを受信してから、送信データを、
端子４１から送出するまでの時間は、タイミング抽出回
路１ｏにょ妙、タイミングをとり直して送出するに要す
る時間に固定され、受信データに、常に同期して送出さ
れることになる。
次に、カウンタ１２の値Ｑが１６≦Ｑ≦３１の間は、コ
ンパレータ１３が信号３５に＠１″を立てるので、ＡＮ
Ｄゲート２５が開き、マルチプレクサ１７を通して、人
力信号３９の１からｎが信号３８に、カウンタの籠３３
（Ｑ）により選択しを経て、シリアル出力として送出さ
れる。さらに、カウンタの値（Ｑ）が、３２ｆ：越える
と、ＡＮＤゲート２６が開き、自局より下流にある局が
データを格納する部分を送出する。このエリヤは、ｌｂ
局から１０局に向けて送出する場合は、特に意味の無い
データなので、ｇｏｓを入れておく。
ンパレータ１３が信号３５に＠１″を立てるので、ＡＮ
Ｄゲート２５が開き、マルチプレクサ１７を通して、人
力信号３９の１からｎが信号３８に、カウンタの籠３３
（Ｑ）により選択しを経て、シリアル出力として送出さ
れる。さらに、カウンタの値（Ｑ）が、３２ｆ：越える
と、ＡＮＤゲート２６が開き、自局より下流にある局が
データを格納する部分を送出する。このエリヤは、ｌｂ
局から１０局に向けて送出する場合は、特に意味の無い
データなので、ｇｏｓを入れておく。
但し、反転２連送の形式は、保つことにしている。
これで、１サイクルのシリアルデータを送出したことに
なるが、本発明では、サイクリックにシリアルデータを
送出するため、以上の動作が、無限にくり返し行われる
ことになる。
なるが、本発明では、サイクリックにシリアルデータを
送出するため、以上の動作が、無限にくり返し行われる
ことになる。
第６図は、受信データと同期をとって、下流の局にデー
タを送出する動作を、さらに詳しく説明した図である。
タを送出する動作を、さらに詳しく説明した図である。
タイミング抽出回路により、タイミング信号Ｔ１が生成
されるが、これは、第６図のように、受信データの各ビ
ットの中央に同期がとれるようにする。その他、ｓＹＣ
検出、カウンタの（直、フリップフロップ２２の出力、
トランス２４の出力は、第６図のとおりである。
されるが、これは、第６図のように、受信データの各ビ
ットの中央に同期がとれるようにする。その他、ｓＹＣ
検出、カウンタの（直、フリップフロップ２２の出力、
トランス２４の出力は、第６図のとおりである。
第７図は、本実施例の送信ユニットを用いて、第２図の
システム構成をとった場合の、各伝送路上のシリアルデ
ータの時間関係を示した図である。
システム構成をとった場合の、各伝送路上のシリアルデ
ータの時間関係を示した図である。
送信ユニットｌｂ局では、１ａ→１ｂの信号を受信した
時刻ｅｊ＋ｏとすると、ｔＩｌには、下流の１０局に向
けて、ｌａ→１ｂの信号に同期して、送信を開始する。
時刻ｅｊ＋ｏとすると、ｔＩｌには、下流の１０局に向
けて、ｌａ→１ｂの信号に同期して、送信を開始する。
１ｂ→１ｃの信号を、時刻ｔ１１で受信した１０局では
、ｔＩ２に、下流の１ｄ局に向けて、データを送出する
。このように、各局がそれぞれ、下流の局にデータを送
出する時期が、受信データに同期し、しかも、各局に於
ける時間遅れ、ｔＩＩ−’Ｉ。ｒ ｔＩＩ −１Ｉｌｔ
ｔＩｆ −ｔＩ２等は、タイミング抽出のために生じ
た遅れ時間であるため、１ビツトタイム以下に留めるこ
とが出来る。この結果、上流の送信ユニット１３局から
、下流の１ｄ局間の時間遅くれは、２〜３ピットタイム
以内という小さな値に押さえることが出来るので、１サ
イクルの全ビット数８６に比べれば、１／１０以下であ
り、無視し得るものである。
、ｔＩ２に、下流の１ｄ局に向けて、データを送出する
。このように、各局がそれぞれ、下流の局にデータを送
出する時期が、受信データに同期し、しかも、各局に於
ける時間遅れ、ｔＩＩ−’Ｉ。ｒ ｔＩＩ −１Ｉｌｔ
ｔＩｆ −ｔＩ２等は、タイミング抽出のために生じ
た遅れ時間であるため、１ビツトタイム以下に留めるこ
とが出来る。この結果、上流の送信ユニット１３局から
、下流の１ｄ局間の時間遅くれは、２〜３ピットタイム
以内という小さな値に押さえることが出来るので、１サ
イクルの全ビット数８６に比べれば、１／１０以下であ
り、無視し得るものである。
さらに本実施例によれば、従来例のように、時間遅れの
累積が殆んど無視し得るため、高速な応答を必要とする
分野への適用が可能になる。
累積が殆んど無視し得るため、高速な応答を必要とする
分野への適用が可能になる。
本発明の変形例としては、伝送方式の各要素、たとえば
、シリアルデータの伝送フォーマント、誤り検出の方式
など他の方式、・−木とえば、Ｉ（ＤＬＣのフォーマッ
ト、ＣＲＣチェックで実施することが考えられるが、い
ずれも同様の効果がある。
、シリアルデータの伝送フォーマント、誤り検出の方式
など他の方式、・−木とえば、Ｉ（ＤＬＣのフォーマッ
ト、ＣＲＣチェックで実施することが考えられるが、い
ずれも同様の効果がある。
本発明によれば、送信ユニットが、上流局から受信した
シリアルデータに同期して、下流にシリアルデータを送
出し、しかも、その遅れ時間が１ビツトタイム以下にす
ることが出来るので、複数の送信ユニットｔシリーズに
接続した場合でも、両端の送信ユニット間に生ずる時間
遅れを、１サイクルの時間に比べ、十分小さく押さえら
れるという効果がある。
シリアルデータに同期して、下流にシリアルデータを送
出し、しかも、その遅れ時間が１ビツトタイム以下にす
ることが出来るので、複数の送信ユニットｔシリーズに
接続した場合でも、両端の送信ユニット間に生ずる時間
遅れを、１サイクルの時間に比べ、十分小さく押さえら
れるという効果がある。
また、上記の遅れ時間は、上流からの信号に同期化され
ているため、そのバラツキが小さく押さえることができ
、この時間遅れを見込んで利用する場合には、大きな効
果となる。
ているため、そのバラツキが小さく押さえることができ
、この時間遅れを見込んで利用する場合には、大きな効
果となる。
第１図は本発明の実施例を示す構成図、第２図は、信号
伝送装置の全体構成図、第３図は、従来の信号伝送装置
におけるタイムチャート、槙４図。 第５図、第６図、第７図は、本発明の実施例におけるタ
イムチャートである。 １０・・・タイミング抽出回路、１１・・・同期信号検
出回路、１２・・・カウンタ、１３・・・コンパレータ
、２０．２５．２６・・・ＡＮＤゲート、２１・・・０
１（ｌゲート。
伝送装置の全体構成図、第３図は、従来の信号伝送装置
におけるタイムチャート、槙４図。 第５図、第６図、第７図は、本発明の実施例におけるタ
イムチャートである。 １０・・・タイミング抽出回路、１１・・・同期信号検
出回路、１２・・・カウンタ、１３・・・コンパレータ
、２０．２５．２６・・・ＡＮＤゲート、２１・・・０
１（ｌゲート。
Claims (1)
- １、それぞれが複数個のプロセス入力をシリアルに取込
む、複数個の送信ユニットと、この複数個の送信ユニッ
トをそれぞれシリーズに接続しユニットから次のユニッ
トへデータを伝送する手段と、それぞれが複数個のプロ
セス出力を出力する複数個の受信ユニットと、上記シリ
ーズに接続された送信ユニットの最後の送信ユニットか
ら、シリアルな伝送路を介して、データを上記複数個の
受信ユニットに送出する手段と、上記各受信ユニットで
のデータ受信に際しては、対応する送信ユニットからの
データであるかどうかを弁別し、一致した時にそのデー
タを取込むように各受信ユニットを構成する手段を有す
る信号伝送装置において、上記各送信ユニットに、該送
信ユニットの上流の送信ユニットから伝送されてくるシ
リアルデータと、下流の送信ユニットに伝送するシリア
ルデータとの同期をとる手段を設けたことを特徴とする
信号伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25187784A JPS61131642A (ja) | 1984-11-30 | 1984-11-30 | 信号伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25187784A JPS61131642A (ja) | 1984-11-30 | 1984-11-30 | 信号伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131642A true JPS61131642A (ja) | 1986-06-19 |
Family
ID=17229260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25187784A Pending JPS61131642A (ja) | 1984-11-30 | 1984-11-30 | 信号伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131642A (ja) |
-
1984
- 1984-11-30 JP JP25187784A patent/JPS61131642A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH055711Y2 (ja) | ||
| US4353128A (en) | Synchronous/asynchronous data communication arrangement | |
| DE3475684D1 (en) | Ring communications system | |
| US5550874A (en) | Clock synchronizing circuit of data transmission system | |
| US4899339A (en) | Digital multiplexer | |
| JPS5811780B2 (ja) | デイジタル・デ−タ伝送方式 | |
| US4841549A (en) | Simple, high performance digital data transmission system and method | |
| US4792966A (en) | Arrangement for synchronizing a byte clock derived from a data bit stream with a byte-oriented processing clock of a terminal equipment | |
| US3718768A (en) | Voice or analog communication system employing adaptive encoding techniques | |
| US4808008A (en) | Method of transmitting digital streams over higher rate channels and a device for implementing same | |
| JPS61131642A (ja) | 信号伝送装置 | |
| US3729590A (en) | Apparatus for transmitting a data flow by means of a pcm-flow | |
| US4726013A (en) | Time division multiplex telecommunications system and method for a key telephone system or the like | |
| US6650696B1 (en) | System and method for communicating data among a plurality of digital signal processors | |
| US5260977A (en) | Communication terminal equipment | |
| US3476878A (en) | Time-division synchronous system for a plurality of synchronous telegraph circuits | |
| US3627945A (en) | Transmission of asynchronous telegraphic signals | |
| JP2958733B2 (ja) | 同期信号伝送装置 | |
| JPS596647A (ja) | シリアルデ−タ伝送同期方式 | |
| KR0155718B1 (ko) | 동기 데이타 발생장치 | |
| JP3882300B2 (ja) | シリアルデータ保持回路 | |
| JPS5947504B2 (ja) | デイジタル伝送方式 | |
| SU653757A1 (ru) | Многоканальное устройство дл передачи и приема дискретной информации | |
| KR970009685B1 (ko) | 무선기지국의 특정신호 듀티싸이클 조정 회로 | |
| JPS63203033A (ja) | デ−タ受信回路 |