KR970009685B1 - 무선기지국의 특정신호 듀티싸이클 조정 회로 - Google Patents

무선기지국의 특정신호 듀티싸이클 조정 회로 Download PDF

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Abstract

내용없음.

Description

무선기지국의 특정신호 듀티싸이클 조정 회로
제1도는 본 발명에 따른 듀티싸이클 조정회로도.
제2도는 본 발명에 따른 제1도의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 마스터 시스템 20 : 슬레이브 시스템
30 : 고주파 클럭 발생부 40 : 패스트 클리어신호 발생부
본 발명은 종합정보 통신망(ISDN) 교환기에 음성압축률이 높은 단말기등을 접속하여 사용할시 가입자에 대한 음성정보를 압축하거나 압축된 음성정보를 재생할 경우 데이터 클럭의 듀티 싸이클을 조정하여 타이밍 클럭신호를 생성하는 무선기지국의 특정신호 듀티 싸이클 조정회로에 관한 것이다.
일반적으로 음성정보를 압축하거나 재생하기 위해서는 게이트신호 또는 병직렬변환시 타이밍 클럭신호를 사용하게 되므로, 이러한 각종 타이밍 클럭신호를 필요로 하는데, 기존의 단순한 IOM2 버스신호만으로 처리가 불가능한 문제점이 있었다.
따라서 본 발명의 목적은 음성정보를 압축하거나 재생시에 IOM2 버스와 고속클럭신호를 이용하여 데이터 클럭의 듀티 싸이클을 조정하여 필요한 각종 타이밍신호를 생성하는 무선기지국의 특정신호 듀티 싸이클 조정회로를 제공함으로써 무선기지국에서의 미세조정을 위한 각종 신호의 콘트롤 신호로 사용할 수 있데이타록 함에 있다.
이러한 목적을 달성하기 위한 본 발명은 IOM2 버스를 통해 출력되는 데이터 클럭보다 높은 고주파 클럭신호를 발생하는 주파수 발생수단과, IOM2 버스로부터 출력된 프레임 리셋신호와 상기 주파수 발생수단으로부터 출력된 고주파 클럭신호를 입력하여 상기 데이터 클럭의 첫번째 클럭부터 이용하기 위해 프레임 동기신호보다 짧은 펄스폭을 갖는 리셋신호를 발생하는 프레임 리셋신호 발생수단과, IOM2 버스로부터 출력된 데이터 클럭과 프레임 리셋신호 발생수단으로부터 프레임 동기신호보다 짧은 펄스폭을 갖는 리세트신호를 입력하여 미리 설정된 프레임의 비트위치 감지신호를 발생하는 프레임 비트 설정수단과, IOM2 버스로부터 출력된 데이터 클럭과 주파수 발생수단으로부터 발생된 고주파 클럭신호를 입력하여 데이터 클럭신호에 동기되어 상기 데이터 클럭신호보다 짧은 펄스폭을 갖는 클리어신호를 발생하는 데이터 클럭 리세트 발생수단과, 데이터 클럭 리세트 발생수단으로부터 발생된 클리어신호를 입력하고, 고주파 발생수단으로부터 발생된 고주파 클럭신호를 입력하여 설정된 비트의 듀티 싸이클을 조정하여 출력하는 듀티 싸이클 조정수단과, 프레임 비트 설정수단으로부터 출력된 프레임의 비트위치 감지신호를 입력하여 데이터 클럭신호의 2주기동안 아랫방향 전송데이타(DDN)중 한 데이터에 대한 게이트신호를 발생하는 게이트 신호 발생수단과, 게이트 신호 발생수단으로부터 발생된 게이트 신호를 입력하여 위상조절을 하기 위한 데이터 클럭의 라이징 에지에서 빠른 세트 해제신호를 발생하는 세트 해제신호 발생수단과, 게이트 신호 발생수단으로부터 발생된 게이트신호를 입력하여 설정된 기간동안 듀티 싸이클이 조정된 데이터 클럭을 선택 출력하고, 설정된 이외의 기간동안에 정상데이타 클럭신호를 선택출력하는 MUX 로 구성함을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.
제1도는 본 발명에 따른 무선기지국의 특정신호 듀티 싸이클 조정회로도로서, 마스터 시스템(10)과 슬레이브 시스템(20)간에는 IOM2 버스로 연결되어 있다. 상기 IOM2 버스는 4개의 신호선으로 구성되어 있으며, 상기 4개의 신호는 프레임 동기신호(FSC), 데이터 클럭(DCL), 윗방향 전송데이타(DUP), 아랫방향 전송데이타(DDN)가 된다.
IOM2 버스는 교환기로부터 받은 데이타를 D채널, B채널로 분리하여 받아들일 수 있고, 또 단말기 무선기지국으로부터의 데이터를 전송할 수 있는 기능을 갖고 있다. IOM2 버스는 터미널모드, 또는 넌터미널모드중의 하나로 설정할 수 있는데, 본 발명에서는 터미널모드에 대한 것이다. 터미널모드에서는 IOM2 버스는 0,1,2 세개의 채널을 갖는데, 일반적으로 IOM2 버스에 D채널 콘트롤러가 하나인 경우에는 그중 0채널의 B,D채널을 사용하여 정보를 송수신하도록 되어 있다. IOM2 버스의 터미널 모드에서 한 프레임의 길이는 125usec이고, 각각의 프레임의 구분은 프레임 동기신호에 의해 구분되어진다. 그리고 데이터 클럭(DCL)은 한 프레임내에 192개가 발생하고, 상하방향 각각의 데이터는 두개의 데이터 클럭마다 한 비트씩 전송되도록 되어 있어 한 프레임 내에서 최대 전송할 수 있는 데이터의 양은 96비트이다. 하지만 96비트 모두 정보전송비트로 사용하지 않고 2B＋D채널의 경우 B채널을 이용하여 음성정보를 송수신하도록 되어 있고, D채널을 이용하여 각종 정보(접속에 필요한 정보 및 기타 시스템 콘트롤용 정보)를 전달한다.
고주파 클럭발생부인 주파수 발생부(30)는 제2도 OSC와 같이 데이터 클럭보다 수십배 높은 주파수를 발생하여 출력한다. 패스트 클리어(FAST CLEAR)신호 발생부(40)는 전원이 공급됨과 함께 리셋신호가 앤드게이트(AN11)를 통해 3개의 플립플롭(DF11-DF13)의 리셋단자(/RES)로 인가되어 상기 3개의 플립플롭(DF11-DF13)은 리셋되어 출력단(Q)으로 로우신호를 출력한다. 이후 3개의 플립플롭(DF11-DF13)은 첫번째 프레임 동기신호가 입력될 때까지 출력단(Q)을 로우신호로 유지하고 있다가 첫번째 프레임 동기신호가 들어오는 순간 하이상태로 천이된다. 이때 3개의 플립플롭(DF11-DF13)의 부출력단(/Q)은 로우상태가 되고 이 신호는 프레임 동기신호가 플립플롭의 내부 게이트 딜레이 정도가 딜레이된 시간(수 nanoseconds 정도) 뒤에 로우레벨로 떨어진다. 본 발명에서는 이와같이 프레임 동기신호에 맞추어지고 프레임 동기신호 보다 훨씬 짧은 지속시간을 갖도록 하기 위해 프레임 동기신호의 지속시간의 10-20배 클럭속도를 갖는 주파수 발생부(30)의 클럭신호를 플립플롭(DF12,DF13)의 클럭신호로 사용한다. 프레임 동기신호가 발생된 후 주파수 발생부(30)로부터 발생된 첫번째 클럭신호의 라이징에지에서 플립플롭(DF12)의 클럭으로 공급되고, 프레임 동기신호의 발생에 의해 초기상태의 로우가 하이로 바뀐 플립플롭(DF11)의 출력단(Q)의 신호가 플립플롭(DF12)의 데이터단(D)으로 인가된다. 이로인해 플립플롭(DF12)은 프레임 동기신호가 발생된 후 주파수 발생부(30)로부터 발생된 첫번째 고주파 클럭신호의 라이징에지에서 출력단(Q)이 로우상태에서 하이상태로 천이된다. 프레임 동기신호가 발생된 후 주파수 발생부(30)로부터 발생된 두번째 고주파 클럭신호의 라이징에지에서 플립플롭(DF13)의 클럭으로 공급되고, 프레임 동기신호의 발생에 의해 초기상태의 로우가 하이로 바뀐 플립플롭(DF12)의 출력단(Q)의 신호가 플립플롭(DF13)의 데이터단(D)으로 인가된다. 이로인해 플립플롭(DF13)은 프레임 동기신호가 발생된 후 주파수 발생부(30)로부터 발생된 두번째 고주파 클럭신호의 라이징에지에서 출력단(Q)이 로우상태에서 하이상태로 천이된다. 이때 플립플롭(DF11)의 부출력단(/Q)은 로우레벨을 유지하고 있다가 플립플롭(DF13)의 부출력단(/Q)이 로우레벨로 떨어지는 순간 그 신호는 버퍼(B11,B12)를 통해 버퍼링되어 앤드게이트(AN11)의 한 입력으로 인가된다. 이로인해 앤드게이트(AN11)는 로우신호를 출력하여 플립플롭(DF11-DF13)의 리셋단자(/RES)로 인가되어 플립플롭(DF11-DF13)을 리셋시킨다.
따라서 플립플롭(DF13)이 리셋된 후 버퍼(B11,B12)를 거치는 동안 게이트 딜레이 시간후에 플립플롭(DF11)의 부출력단(/Q)은 다시 하이레벨로 천이된다. 그리고 주파수 발생부(30)로부터 발생되는 고주파 클럭속도는 프레임 동기신호의 신호 지속시간보다 10-20배 빠르기 때문에 플립플롭(DF11)의 리셋시작 시간은 프레임 동기신호에 동기를 맞추어 발생되고, 신호 지속시간은 주파수 발생부(30)의 최대 3클럭, 최소 2클럭의 지속시간을 갖는다.
또한 8비트 래치(DF14)는 IOM2 버스상의 첫번째 비트부터 96번째 비트까지 어느 하나를 지정하기 위한 것이며, 이를 지정하는 방법은 딥스위치를 이용하거나 IOM2 버스가 특정 프로세서에 접속되어 프로세서에 의해 설정할 수 있다. 카운터(CNT11)는 프레임 동기신호에 리셋된 플립플롭(DF11)의 부출력단(/Q)의 신호를 클리어단자(CLR)로 입력하여 IOM2 버스상의 데이터 클럭신호를 클럭단으로 입력하여 프레임 동기신호가 발생된 시점부터 데이터 클럭신호를 카운팅한다. 정상적인 경우 데이터 클럭은 한 프레임내에서 0부터 191까지의 값을 갖는다. 상기 카운터(CNT11)의 데이터 클럭 카운팅값과 상기 8비트 래치(DF14)의 설정된 값을 입력하는 비교기(COM11)는 비트 위치값을 비교하여 상기 8비트 래치(DF14)의 설정된 값과 프레임 동기시점부터의 데이터 카운팅값이 일치할 경우에만 하이신호를 출력한다. 여기서 래치(DF14)의 설정값을 m으로 하였다면 비교기(COM11)의 출력신호는 제2도 COM11과 같은 하이신호를 출력한다. 상기 비교기(COM11)로부터 출력된 하이신호는 플립플롭(DF16)의 클럭단으로 인가되므로 플립플롭(DF16)은 데이터단(D)의 하이상태를 래치시켜 출력단(Q)으로 제2도 DF16과 같은 하이신호를 출력하여 플립플롭(DF17)의 데이터단(D)으로 인가하고, 부출력단(/Q)으로 로우신호를 출력하여 MUX(M1)의 선택단자(SEL)로 인가한다. 이때 첫번째 데이터 클럭신호의 라이징에지에서 플립플롭(DF17)의 클럭으로 공급되고, 비교기(COM11)로부터 8비트 래치(DF14)의 설정된 값과 프레임 동기시점부터의 데이터 카운팅값이 일치할 경우에 초기상태의 로우가 하이로 바뀐 플립플롭(DF16)의 출력단(Q)의 신호가 플립플롭(DF17)의 데이터단(D)으로 인가된다.
이로 인해 플립플롭(DF17)은 8비트 래치(DF14)의 설정된 값과 프레임 동기시점부터의 데이터 카운팅값이 일치할시 첫번째 데이터 클럭신호의 라이징에지에서 출력단(Q)이 로우상태에서 하이상태로 천이된다. 8비트 래치(DF14)의 설정된 값과 프레임 동기시점부터의 데이터 카운팅값이 일치할시 IOM2 버스로부터 출력된 두번째 데이터 클럭신호의 라이징에지에서 플립플롭(DF18)의 클럭으로 공급되고, 8비트 래치(DF14)의 설정된 값과 프레임 동기시점부터의 데이터 카운팅값이 일치할시 초기상태의 로우가 하이로 바뀐 플립플롭(DF17)의 출력단(Q)의 신호가 플립플롭(DF18)의 데이터단(D)으로 인가된다. 이로인해 플립플롭(DF18)은 8비트 래치(DF14)의 설정된 값과 프레임 동기시점부터의 데이터 카운팅값이 일치할시 IOM2 버스로부터 출력 두번째 클럭신호의 라이징에지에서 출력단(Q)이 로우상태에서 하이상태로 천이된다. 이때 플립플롭(DF16)의 부출력단(/Q)은 로우레벨을 유지하고 있다가 플립플롭(DF18)의 부출력단(/Q)이 로우레벨로 떨어지는 순간 그 신호는 버퍼(B13,B14)를 통해 버퍼링되어 앤드게이트(AN12)의 한 입력으로 인가된다. 이로인해 앤드게이트(AN12)는 로우신호를 출력하여 플립플롭(DF16-DF18)의 리셋단자(/RES)로 인가되어 플립플롭(DF16-DF18)을 리셋시킨다. 따라서 플립플롭(DF18)이 리셋된 후 버퍼(B13,B14)를 거치는 동안 게이트 딜레이 시간후에 플립플롭(DF16)의 부출력단(/Q)은 다시 하이레벨로 천이된다.
또한 IOM2 버스로부터 출력된 데이터 클럭신호는 플립플롭(DF19)의 클럭단으로 인가되므로 플립플롭(DF19)은 데이터단(D)의 하이상태를 래치시켜 출력단(Q)으로 하이신호를 출력하여 플립플롭(DF20)의 데이터단(D)으로 인가하고, 부출력단(/Q)으로 로우신호를 출력하여 카운터(CNT12)의 클리어단자(CLR)로 인가한다. 이때 데이터 클럭신호가 발생된 후 주파수 발생부(30)로부터 발생된 첫번째 클럭신호의 라이징에지에서 플립플롭(DF20)의 클럭으로 공급되고, 데이터 클럭신호의 발생에 의해 초기상태의 로우가 하이로 바뀐 플립플롭(DF19)의 출력단(Q)의 신호가 플립플롭(DF20)의 데이터단(D)으로 인가된다. 이로인해 플립플롭(DF20)은 데이터 클럭신호가 발생된 후 주파수 발생부(30)로부터 발생된 첫번째 클럭신호의 라이징에지에서 출력단(Q)이 로우상태에서 하이상태로 천이된다. 데이터 클럭신호가 발생된 후 주파수 발생부(30)로부터 발생된 두번째 클럭신호의 라이징에지에서 플립플롭(DF21)의 클럭으로 공급되고, 데이터 클럭신호의 발생에 의해 초기상태의 로우가 하이로 바뀐 플립플롭(DF20)의 출력단(Q)의 신호가 플립플롭(DF21)의 데이터단(D)으로 인가된다. 이로인해 플립플롭(DF21)은 데이터 클럭신호가 발생된 후 주파수 발생부(30)로부터 발생된 두번째 클럭신호의 라이징에지에서 출력단(Q)이 로우상태에서 하이상태로 천이된다. 이때 플립플롭(DF19)의 부출력단(/Q)은 로우레벨을 유지하고 있다가 플립플롭(DF21)의 부출력단(/Q)이 로우레벨로 떨어지는 순간 그 신호는 버퍼(B15,B16)를 통해 버퍼링되어 앤드게이트(AN13)의 한 입력으로 인가된다. 이로인해 앤드게이트(AN13)는 로우신호를 출력하여 플립플롭(DF19-DF21)의 리셋단자(/RES)로 인가되어 플립플롭(DF19-DF21)을 리셋시킨다. 따라서 플립플롭(DF21)이 리셋된 후 버퍼(B19,B21)를 거치는 동안 게이트 딜레이 시간후에 플립플롭(DF19)의 부출력단(/Q)은 다시 하이레벨로 천이된다.
한편 8비트 래치(DF15)는 듀티 싸이클을 설정하기 위한 것이며, 이를 설정하는 방법은 딥스위치를 이용하거나 IOM2 버스가 특정 프로세서에 접속되어 프로세서에 의해 설정할 수 있다.
카운터(CNT12)는 프레임 동기신호에 리셋된 플립플롭(DF19)의 부출력단(/Q)의 신호를 클리어단자(CLR)로 입력하여 주파수 발생부(30)로부터 발생된 클럭신호를 클럭단으로 입력하여 데이터 클럭신호가 발생된 시점부터 상기 주파수 발생부(30)로부터 발생된 클럭신호를 카운팅한다. 상기 카운터(CNT12)의 데이터 클럭 카운팅값과 상기 8비트 래치(DF15)의 설정된 값을 입력하는 비교기(COM12)는 듀티 싸이클값을 비교하여 상기 8비트 래치(DF15)의 듀티 싸이클 설정값과 데이터 클럭이 발생된 시점부터의 상기 주파수 발생부(30)로부터 발생된 클럭신호의 카운팅값이 일치할 경우에만 하이신호를 출력한다.
상기 비교기(COM12)로부터 출력된 하이신호는 플립플롭(DF22)의 리셋단(/RES)으로 인가되므로 상기 플립플롭(DF22)의 출력단(Q)은 로우레벨에서 하이레벨로 천이되어 MUX(M1)의 한 입력(A)으로 인가된다. 이때 래치(DF15)의 설정값에 따라 플립플롭(DF22)의 듀티 싸이클 조정값이 다르게 출력되는데, 상기 래치(DF15)의 설정값을 3 내지 8로 설정하였을 경우 상기 플립플롭(DF22)에서 듀티 싸이클이 조정된 데이터 클럭신호는 제2도 DF1-DF6과 같다. 그리고 MUX(M1)의 다른 입력(B)은 IOM2 버스상의 아랫방향 전송 데이터(DDN)에 접속되어 있으므로 비교기(COM12)의 출력에 의해 플립플롭(DF22)의 부출력단(/Q)이 로우레벨로 천이되는 순간 MUX(M1
)는 정상적인 IOM2 버스상으로 출력된 아랫방향 전송 데이터(DDN)로부터 프로세서 또는 딥스위치에 의해 설정된 값을 선택 출력한다. 그런후 데이터 클럭(DCL)이 들어올때 플립플롭(DF17)의 클럭단자에 연결된 데이터 클럭(DCL)과 플립플롭(DF16)의 출력단(Q)이 연결된 플립플롭(DF17)의 입력에 의해 플립플롭(DF17)의 출력단(Q)에 하이신호가 출력되고, 그 다음 데이터 클럭이 들어올때 플립플롭(DF18)은 출력단(Q)이 하이레벨이 되므로 플립플롭이 들어올때 플립플롭(DF18)은 출력단(Q)이 하이레벨이 되므로 플립플롭(DF18)의 부출력단(/Q)은 로우레벨이 된다. 상기 플립플롭(DF18)의 부출력단(/Q)으로 출력된 로우신호는 버퍼(B13,B14) 및 앤드게이트(AN12)를 통해 플립플롭(DF16,DF17,DF18)의 리셋단(/RES)으로 인가되므로 상기 플립플롭(DF16,DF17,DF18)이 클리어되므로 플립플롭(DF18)의 부출력단(/Q)은 다시 하이레벨이 되므로 MUX(M1)는 아랫방향 전송 데이터(DDN)을 선택하여 IOM2 버스의 슬레이브 시스템(20)으로 전달한다.
한편 플립플롭(DF16)의 부출력단(/Q)이 하이레벨이 될때 플립플롭(DF23)은 출력단(Q)으로 제2도 DF23(Q)와 같이 하이신호를 부출력단(/Q)으로 제2도 DF23(Q
)와 같이 로우신호를 래치 출력한다. 이때 플립플롭(DF24)은 플립플롭(DF16)의 부출력단(/Q)이 하이레벨이 된 후 주파수 발생부(30)로부터 발생된 첫번째 클럭신호의 라이징에지에서 출력단(Q)이 로우상태에서 하이상태로 천이된다. 데이터 클럭신호가 발생된 후 주파수 발생부(30)로부터 발생된 두번째 클럭신호의 라이징에지에서 플립플롭(DF25)의 클럭으로 공급되고, 아랫방향 전송 데이터(DDN)의 한 데이터에 대한 게이트 신호의 발생에 의해 초기상태의 로우가 하이로 바뀐 플립플롭(DF24)의 출력단(Q)의 신호가 플립플롭(DF25)의 데이터단(D)으로 인가된다. 이로인해 플립플롭(DF25)은 아랫방향 전송 데이터(DDN)의 한 데이터에 대한 게이트 신호가 발생된 후 주파수 발생부(30)로부터 발생된 두번째 클럭신호의 라이징에지에서 출력단(Q)이 로우상태에서 하이상태로 천이된다. 이때 플립플롭(DF23)의 부출력단(/Q)은 로우레벨을 유지하고 있다가 플립플롭(DF25)의 부출력단(/Q)이 로우레벨로 떨어지는 순간 그 신호는 버퍼(B17,B18)를 통해 버퍼링되어 앤드게이트(AN14)의 한 입력으로 인가된다. 이로인해 앤드게이트(AN14)는 로우신호를 출력하여 플립플롭(DF23-DF25)의 리셋단자(/RES)로 인가되어 플립플롭(DF23-DF25)을 리셋시킨다. 따라서 플립플롭(DF25)이 리셋된 후 버퍼(B17,B18)를 거치는 동안 게이트 딜레이 시간후에 플립플롭(DF23)의 부출력단(/Q)은 다시 하이레벨로 천이되어 게이트신호에 대한 패스트 하이신호를 생성한다.
상술한 바와같이 본 발명은 종합정보 통신망(ISDN) 교환기에 음성압축률이 높은 단말기등을 접속하여 사용할시 데이터 클럭의 듀티 싸이클을 조정하여 가입자에 대한 음성정보를 압축하거나 압축된 음성정보를 재생하기 위한 타이밍 클럭신호를 생성하여 IOM2 버스신호로 송수신 데이터를 처리할 수 있는 이점이 있다.

Claims (3)

  1. 마스터 시스템과 슬레이브 시스템간의 IOM2 버스로 연결하여 데이터를 송수신하는 무선기지국의 특정신호 듀티 싸이클 조정회로에 있어서, 상기 IOM2 버스를 통해 출력되는 데이터 클럭보다 높은 고주파 클럭신호를 발생하는 주파수 발생수단과, 상기 IOM2 버스로부터 출력된 프레임 리셋신호와 상기 주파수 발생수단으로부터 출력된 고주파 클럭신호를 입력하여 상기 데이터 클럭의 첫번째 클럭부터 이용하기 위해 프레임 동기신호보다 짧은 펄스폭을 갖는 리셋신호를 발생하는 프레임 리셋신호 발생수단과, 상기 IOM2 버스로부터 출력된 데이터 클럭과 상기 프레임 리셋신호 발생수단으로부터 프레임 동기신호보다 짧은 펄스폭을 갖는 리세트신호를 입력하여 미리 설정된 프레임의 비트위치 감지신호를 발생하는 프레임 비트 설정수단과, 상기 IOM2 버스로부터 출력된 데이터 클럭과 상기 주파수 발생수단으로부터 발생된 고주파 클럭신호를 입력하여 상기 데이터 클럭신호에 동기되어 상기 데이터 클럭신호보다 짧은 펄스폭을 갖는 클리어신호를 발생하는 데이터 클럭 리세트 발생수단과, 상기 데이터 클럭 리세트 발생수단으로부터 발생된 클리어신호를 입력하고, 상기 고주파 발생수단으로부터 발생된 고주파 클럭신호를 입력하여 상기 설정된 비트의 듀티 싸이클을 조정하여 출력하는 듀티 싸이클 조정수단과, 상기 프레임 비트 설정수단으로부터 출력된 프레임의 비트위치 감지신호를 입력하여 상기 데이터 클럭신호의 2주기동안 아랫방향 전송데이타(DDN)중 한 데이터에 대한 게이트신호를 발생하는 게이트 신호 발생수단과, 상기 게이트 신호 발생수단으로부터 발생된 게이트 신호를 입력하여 위상조절을 하기 위한 데이터 클럭의 라이징 에지에서 빠른 세트 해제신호를 발생하는 세트 해제신호 발생수단과, 상기 게이트 신호 발생수단으로부터 발생된 게이트신호를 입력하여 설정된 기간동안 듀티 싸이클이 조정된 데이터 클럭을 선택 출력하고, 설정된 이외의 기간동안에 정상데이타 클럭신호를 선택출력하는 MUX로 구성함을 특징으로 하는 무선기지국의 특정신호 듀티 싸이클 조정회로.
  2. 제1항에 있어서, 상기 프레임 비트 설정수단은, 상기 프레임 리셋신호 발생수단으로부터 발생된 리셋신호를 리셋입력으로 하고, 데이터 클럭신호를 카운팅하는 데이터 클럭 카운팅수단과, 상기 IOM2 버스상의 첫번째 비트부터 96번째 비트중 어느 하나를 지정하기 위한 제1래치수단과, 상기 데이터 클럭 카운팅수단의 카운팅값과 상기 래치수단의 출력값을 비교하여 프레임의 설정된 비트위치를 감지하기 위한 제1비교기로 구성함을 특징으로 하는 무선기지국의 특정신호 듀티 싸이클 조정회로.
  3. 제1항 또는 제2항에 있어서, 상기 듀티 싸이클 조정수단은, 상기 데이터 클럭 리세트 발생수단으로부터 발생된 클리어신호를 클리어 입력으로 하고, 상기 IOM2 버스로부터 출력된 데이터 클럭신호를 카운팅하는 데이터 클럭 카운팅수단과, 상기 IOM2 버스상의 첫번째 비트부터 96번째 비트중 지정된 비트의 듀티 싸이클을 설정하기 위한 제2래치수단과, 상기 고주파 발생수단으로부터 발생된 고주파 클럭신호와 상기 래치수단의 듀티 싸이클 설정값을 비교하여, 듀티 싸이클 조정신호를 출력하는 제2비교기와, 상기 제2비교기로부터 출력된 듀티 싸이클 조정신호를 리셋으로 입력하여 특정 아랫방향 전송데이타(DDN)에 대한 듀티 싸이클이 조정된 신호를 출력하는 플립플롭으로 구성함을 특징으로 하는 무선기지국의 특정신호 듀티 싸이클 조정회로.
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