JPS61131153A - Dma transfer control system - Google Patents
Dma transfer control systemInfo
- Publication number
- JPS61131153A JPS61131153A JP25300184A JP25300184A JPS61131153A JP S61131153 A JPS61131153 A JP S61131153A JP 25300184 A JP25300184 A JP 25300184A JP 25300184 A JP25300184 A JP 25300184A JP S61131153 A JPS61131153 A JP S61131153A
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- JP
- Japan
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- dma
- input
- output devices
- dma transfer
- output
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は低価格化をねらった比較的小型のコンピュータ
システムに用いて好適なりＭＡ転送制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an MA transfer control system suitable for use in a relatively small-sized computer system aimed at reducing costs.
Ｃ発明の技術的背景〕
近年、半導体技術の進歩によりマイクロプロセッサ及び
その周辺７１ミリ−である周辺デバイス制御用のＬＳＩ
が安価に入手出来る＆になった。これら既１ＯＬｓＩコ
ンポーネントは外部論理回路を付加せず組合せ可能であ
り、マイクロプロセッサが持つソフトウェア命令を用い
て有機的に結合することにエリ高性能コンビエータシス
テムを構築することが出来る。上記周辺制御用ＬＳＩと
して、例えば並列入出力；ントは一う、直列入出力コン
トローラ、そしてＤＭＡ：！ントローラ等が存在する。Technical Background of the Invention In recent years, advances in semiconductor technology have led to the development of LSIs for controlling microprocessors and their peripheral devices, which are 71 mm in diameter.
can now be obtained at low cost. These existing OLsI components can be combined without adding an external logic circuit, and a high-performance combinator system can be constructed by organically combining them using software instructions of a microprocessor. The peripheral control LSI mentioned above includes, for example, a parallel input/output controller, a serial input/output controller, and a DMA controller. There are controllers, etc.
ＤＭＡコントば−ラはプログラム及びデータを記憶する
メモリと周辺デバイスコントロール間の入出力データ転
送を制御するＬＳＩであり、主な機能は、マイクロプロ
セッサの代りにメモリを直接アクセスするためのアドレ
スを出力すること及びマイクロプロセッサとのアドレス
競合を避けるためデータ転送の時分前制御１を行碌うこ
とにある。一般的Ｉ／ｃＦｉ複数のチャネルが内麓され
、各チャネルに入出力デバイスのそれぞれが割付けられ
る。A DMA controller is an LSI that controls input/output data transfer between memory that stores programs and data and peripheral device control, and its main function is to output addresses for direct access to memory instead of a microprocessor. Another object is to perform time advance control 1 of data transfer in order to avoid address conflict with the microprocessor. A typical I/cFi system includes multiple channels, and each channel is assigned a respective input/output device.
本発明は上記背景技術に基づき、複数の入出力デバイス
が１個のＤＭＡチャネルを共有することＫよりハードウ
ェアの節約をはかったＤＭＡ転送制御方式を提供するこ
とを目的とする。The present invention is based on the above-mentioned background art and aims to provide a DMA transfer control method that saves hardware by allowing a plurality of input/output devices to share one DMA channel.
本発明は、上記目的を実現するため、１個のＤＭＡチャ
ネルに複数の入出力デバイスを割付け、この複数の入出
力デパイヌから発せられるＤＭＡ要求のうちゲートを介
して１個のみを選択し、ここで選択された入出力デバイ
スにのみＤＭＡ転送を行なわせる構成とした。このこと
により、同時動作を行なわない限りにおいて複数の入出
力デバイスに１個のＤＭＡチャネルを共有させることが
出来、ハードウェア節約をはかることができる。In order to achieve the above object, the present invention allocates a plurality of input/output devices to one DMA channel, selects only one of the DMA requests issued from the plurality of input/output devices through a gate, and The configuration is such that DMA transfer is performed only to the input/output device selected in . This allows a plurality of input/output devices to share one DMA channel as long as they do not operate simultaneously, resulting in hardware savings.
以下、図面を使用して本発明実施例につき詳細に説明す
る。第１図は本発明の実施例を示すブロック図である。Hereinafter, embodiments of the present invention will be described in detail using the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention.
図において、１はマイクロプロセッサ（ＭＣＰＵ）であ
り、システムの中枢となる。２はメモリ（ＭＩＭ）であ
り、ＤＭＡ転送データを含め各種データが収納される。In the figure, 1 is a microprocessor (MCPU), which is the core of the system. A memory (MIM) 2 stores various data including DMA transfer data.
３はＤＭＡコントローラ（ＤＭＡＣ）であり、ＤＭＡ転
送を行なう入出力デバイス（ＩＯ，、、）４゜５が接続
される。Reference numeral 3 denotes a DMA controller (DMAC) to which input/output devices (IO, . . . ) 4.5 for performing DMA transfer are connected.
６はクリップ７０ツブＣＦ／Ｆ ）である。７リツグ７
Ｔ：１ツブ６１ｄマイクロプロセツサ１によりいずれの
入出力デバイス４．５にＤＭＡ転送を行なわせるべきか
のデータが設定される。この７リツプ７０ツブ６の出力
はＤＭＡコントローラ３から出力されるアクノリッジ信
号（ＤＡＣＫ） １と共にアンドゲート８ｆｔ介し
入出力デバイス４へ供給される。７リツプフロツプ６出
力は更にデータセレクタ（ＳＥＬ）７へも供給される。6 is a clip 70 tubes CF/F). 7ritsugu 7
T:1 block 61d Microprocessor 1 sets data indicating which input/output device 4.5 should perform DMA transfer. The output of this 7-rip 70-tube 6 is supplied to the input/output device 4 together with an acknowledge signal (DACK) 1 output from the DMA controller 3 via an AND gate 8ft. The output of the seven lip-flop 6 is further supplied to a data selector (SEL) 7.
データセレクタ７へは他に入出力デバイス４゜５からＤ
ＭＡリクエスト信号（ＤＲＥＱ）が供給されており、上
述した７リツプ７０ツブ６出力によりいずれか一方を有
効とし、ＤＭＡコントローラ３ヘリクエスト信号として
供給する形態となっている。９はアンドゲートである。Other input/output devices 4.5 to D
An MA request signal (DREQ) is supplied, one of which is made valid by the above-mentioned 7-lip 70-tub 6 output, and is supplied to the DMA controller 3 as a request signal. 9 is an and gate.
アンドゲート９には、入出力デバイス４から出力される
ＤＭＡリクエスト信号（ＤＲＥＱ、）の反転出力及びＤ
ＭＡコントローラ３から出力されるアクノリッジ信号（
ＤＡＣＫ）が供給されており、ここで論理積のとられた
結果はアクノリッジ信号（ＤＡＣＫＩ ）として入出力
デバイス５に供給される。The AND gate 9 has an inverted output of the DMA request signal (DREQ, ) output from the input/output device 4 and a D
The acknowledge signal output from the MA controller 3 (
DACK) is supplied, and the result of the AND operation here is supplied to the input/output device 5 as an acknowledge signal (DACKI).
以下、本発明実施例の動作につき詳細に説明する。フリ
ップ７０ツブ６は上述した様にマイクロプロセッサ１に
よりセット／リセット出来る禄になっている。ＤＭＡコ
ントローラ３のあるチャネルに割付けられた複数の入出
力デバイス４．５から発せられるＤＭＡリ−クエヌト信
号（ＤＲＥＱ１／ＤＲＥＱｔ ）は、上記７リツプフロ
ツプ６の状態により、どちらか一方のみがデータセレク
タで選択され、ＤＭＡコントローラ３に与えられる。一
方、ＤＭＡコントローラ３から出力されるＤＭＡアクノ
リッジ信号（ＤＡＣＫ）は同時に両方の入出力デバイス
４．５に受取られることのない様忙アンドゲート８，９
でゲートされている。Hereinafter, the operation of the embodiment of the present invention will be explained in detail. The flip 70 knob 6 can be set/reset by the microprocessor 1 as described above. The DMA request signals (DREQ1/DREQt) issued from the plurality of input/output devices 4.5 assigned to a certain channel of the DMA controller 3 are selected by the data selector depending on the state of the above-mentioned 7 lip-flops 6. and is given to the DMA controller 3. On the other hand, the DMA acknowledge signal (DACK) output from the DMA controller 3 is not received by both input/output devices 4.5 at the same time by the AND gates 8 and 9.
is gated.
従って、マイクロプロセッサ１が７リツプフロツグ６を
セットしているときには入出力デバイス４のＤＭＡリク
エスト信号（ＤＲＥＱ、）が選択され、入出力デバイス
４にのみＤＭＡアクノリッジ信号（ＤＡＣＫ、）が与え
られるため、入出力デバイス４のみＤＭＡ転送を行なう
ことが出来る。逆に、フリップ７０ツブ６をリセットと
したときには入出力デバイス５のみがＤＭＡ転送可能で
ある。Therefore, when the microprocessor 1 sets the 7-lip frog 6, the DMA request signal (DREQ, ) of the input/output device 4 is selected, and the DMA acknowledge signal (DACK, ) is given only to the input/output device 4, so the input/output device 4 is given a DMA acknowledge signal (DACK, ). Only the output device 4 can perform DMA transfer. Conversely, when the flip 70 knob 6 is reset, only the input/output device 5 is capable of DMA transfer.
この様に、入出力デバイス４，５Ｊｄ同時動作をしない
範囲において１個のＤＭＡチャネルを共有することが出
来る。In this way, one DMA channel can be shared as long as the input/output devices 4 and 5 do not operate simultaneously.
以上説明の如く本発明によれば、１個のＤＩＶＩＡチャ
ネルを複数の入出力デバイスで共有することが出来、Ｄ
ＭＡチャネルの節約がはかれるため、低価格化を目指す
コンピュータシヌテムに採用して得られる効果は大きい
。As explained above, according to the present invention, one DIVIA channel can be shared by multiple input/output devices, and DIVIA channels can be shared by multiple input/output devices.
Since the MA channel can be saved, there is a great effect when adopted in a computer system aiming at lower cost.
第１図は本発明の実施例を示すブロック図である。
１・・・マイクロプロセッサ（ＭＣＰＵ）、２・・・メ
モリ（Ｍ Ｅ Ｍ ）、３・・・ＤＭＡコントローラ（
ＤＭＡＣ）、４．５・・・入出力デバイス（１１０）、
６・・・クリップ７０ツブＣＦ／Ｆ）、７・・・データ
セレクタＣ８’ＢＬ）ｓ ａｔ ９・・・アンドゲート
。FIG. 1 is a block diagram showing an embodiment of the present invention. 1...Microprocessor (MCPU), 2...Memory (MEM), 3...DMA controller (
DMAC), 4.5... input/output device (110),
6... Clip 70 tube CF/F), 7... Data selector C8'BL) at 9... AND gate.
Claims (1)
送制御を行なうＤＭＡコントローラの１個のチャネルに
割付けられて成るコンピュータシステムにおいて、上記
複数の入出力デバイスから発せられるＤＭＡ要求のうち
１個のみを選択するゲート手段と、ここで選択された入
出力デバイスにのみＤＭＡ転送を行なわせる手段とを備
え、上記手段により同時動作を行なわない限りにおいて
複数の入出力デバイスに１個のＤＭＡチャネルを共有さ
せることを特徴とするＤＭＡ転送制御方式。In a computer system in which a plurality of input/output devices that perform DMA transfer are assigned to one channel of a DMA controller that controls DMA transfer, only one of the DMA requests issued from the plurality of input/output devices is selected. and means for causing only the input/output devices selected here to perform DMA transfer, and the above means allows a plurality of input/output devices to share one DMA channel unless simultaneous operations are performed. A DMA transfer control method characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25300184A JPS61131153A (en) | 1984-11-30 | 1984-11-30 | Dma transfer control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25300184A JPS61131153A (en) | 1984-11-30 | 1984-11-30 | Dma transfer control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131153A true JPS61131153A (en) | 1986-06-18 |
Family
ID=17245105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25300184A Pending JPS61131153A (en) | 1984-11-30 | 1984-11-30 | Dma transfer control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131153A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244158A (en) * | 1987-03-27 | 1988-10-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Computer system |
| CN113434441A (en) * | 2021-06-24 | 2021-09-24 | 深圳市航顺芯片技术研发有限公司 | DMA transmission method, device, controller and readable storage medium |
-
1984
- 1984-11-30 JP JP25300184A patent/JPS61131153A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244158A (en) * | 1987-03-27 | 1988-10-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Computer system |
| JPH0467224B2 (en) * | 1987-03-27 | 1992-10-27 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| CN113434441A (en) * | 2021-06-24 | 2021-09-24 | 深圳市航顺芯片技术研发有限公司 | DMA transmission method, device, controller and readable storage medium |
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