JPS61114695A - 多段空間スイツチングネツトワーク用制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電気機械的空間スイッチングネットワークに関
し、よシ詳しり蝶、多段ネットワークを動作させるのに
必要な制御リードの数を最小にするための装置に関する
ものである。

最近のスイッチングシステムはそれらの設計および実行
において完全に電子的な時間および空間スイッチングネ
ットワークを用いるのが典型である。そのようなスイッ
チングシステムの例としてハシ−・ティー・イー・コミ
ユニケイジョン・システムズ・コーポレイションによシ
製造されたＧＴＤ−５ＥＡＸおよびウェスターン・エレ
クトリック社によシ製造された４５Ｂ８Ｓがある。

すべてのスイッチングシステムは加入者線呼出および貨
幣′制御機能のような諸機能のために比較的高い電圧を
スイッチングすることができるネットワークを必要とす
る。これらのネットワークは補助ネットワークであシ、
音声あるいはデータスイッチングパスの一部ではない。

これらの補助ネットワークは線路又はサービス回線集信
装置ネットワークである。既存の技術によυ高電圧をス
イッチングする完全に電子的なネットワークを用いるこ
とは高価であシ、シたがって最近のスイッチングシステ
ムにおいてはほとんど用いられていない。

発明が解決しようとする問題点 従来の電気機械的スイッチングネットワークの部品およ
び技術は必ずしもこれら最近のスイッチングシステムの
設計と互換性があるとはいえない。

さらに、これら従来の電気機械的スイッチングネットワ
ークはネットワークを動作させるために多数の制御リー
ドを要する。従って、制御リードの数を減らすことはプ
リント回路板のパッケージングの効率を一段と向上させ
る。また、制御信号の減少によ多ネットワークの制御が
かな多重純化される。

本発明の多段空間スイッチングネットワーク用制御装置
においては、ネットワーククロックがスイッチングネッ
トワークの動作を制御するための信号を提供する。仁の
多段空間スイッチングネットワーク用制御装置は複数の
スイッチングマトリクスを操作するプロセッサを含む。

各スイッチングマトリクスはマトリクスを通る複数の可
能なスイッチング経路を提供する。

ネットワーク状態指示器がプロセッサに接続されている
。この状態指示器は各スイッチングマトリクスを通る各
経路の話中／空き状態を記憶する。

また、制御装置がプロセッサに接続されている。

この゛制御装置はプロセッサに応答して動作し、スイッ
チングマトリクスのそれぞれを通る空きスイッチング経
路の１つを接続する走めの指示を記憶する。

ゲート装置が制御装置およびプロセッサに接続されてい
る。このゲート装置はネットワーククロック信号に応答
してかつプロセッサに応答して動作し、複数の制御信号
を対応する制御リードに発生する。スイッチングマトリ
クスのそれぞれはゲート装置に接続されている。スイッ
チングマトリクスのそれぞれは制御信号に応答して作動
され、ネットワークを介して信号を伝送するためにマト
リクスを通る前に空きのスイッチング経路を確立する。

各スイッチングマトリクスの制御は水平および垂直制御
信号によって行なわれる。ゲート装置によって発生され
る第１の制御信号は水平制御信号として第１の制御信号
リードを介して第１のスイッチングマトリクスに供給さ
れる。第２の制御信号は垂直制御信号として第２の制御
信号リードを介シて第１のスイッチングマトリクスに伝
送され、かつ水平制御信号としてすぐ次のスイッチング
マトリクスに伝送される。Ｉｌｉ後の制御信号は垂直制
御信号として最後の制御信号リードを介して最後のスイ
ッチングマトリクスに伝送される。

実施例 以下本発明の好ましい実施例について添付図面を参照し
て詳細に説明する。

第１図を参照すると空間スイッチングネットワーク用の
さ点接続が示されている。図解的に示されるように空間
スイッチングネットワークの各水平ラインと各垂直ライ
ンの交点に２つの素子が設けられている。第１の素子は
さ点スイッチング素子Ｘであシ、この素子は付勢された
ときに特定の水平信号リードと特定の垂直信号リード間
に信号経路を確立する。さ点スイッチング素子Ｘはフエ
リードリレー装置あるいは他の金属接点装置で構成する
ことができる。これらの電気機械的さ点は加入者線呼出
あるいは貨幣制御機能のような高電圧信号をスイッチン
グするために用いられる。このネットワークの構成は玄
た、音声あるいはデータネットワークにも適用できる。

音声あるいはデータネットワークへ適用する際には、信
号スイッチング素子、すなわち電気機械的さ点の代シに
電子的さ点が使用されることになろう。この電子的さ点
は音声およびデータ伝送に関連する比較的低電圧を十分
に処理することになろう。

信号スイッチング経路を完成するために必要な第２の素
子は制御メモリＭである。この制御メモリ素子Ｍは２つ
の制御信号、すなわち水平制御リードおよび垂直制御リ
ードの信号に応答して動作する。垂直および水平制御リ
ード信号の両方の同時発生に応答して制御メモリ素子Ｍ
はスイッチング素子制御信号を発生し、この信号は信号
スイッチング素子Ｘに伝送される。したがって、空間ス
イッチングマトリクス段を経由する接続を完成するため
には垂直および水平制御リード信号が適当な制御メモリ
素子Ｍに供給され、その対応する信号スイッチング素子
Ｘを作動させて対応する水平信号リードおよび垂直信号
リード間に経路を確立する必要がある。

信号スイッチング素子Ｘは小型単巻ＤＩＰ（デュアル　
インライン　パッケージ）リレーあるいはフェリード型
のような電気機械的さ点で構成することができる。

第２図を参照すると、４段の空間スイッチングネットワ
ークが示されている。スイッチング！トリクスλ乃至り
は水平および垂直ラインの交差によシ表わされている。

４段の空間スイッチングネットワークが示されているが
、本発明は、スイッチング段が何段の空間スイッチング
ネットワークに対しても適用できる。

各空間スイッチングマトリクスはマトリクスを　　　１
通過する１つの経路を選択するために２つの信号を必要
とする。これら２つの信号は水平制御信号および垂直制
御信号である。従来の空間スイッチングネットワークに
おいては、通常制御信号は各マトリクス段に対し独立に
発生されていた。したがって、第２図に示されるような
４段のネットワークは８個の制御信号、すなわち４段の
それぞれに対し垂直制御信号と水平制御信号を必要とす
る。

本発明においては、Ｎ個のスイッチングマトリクスはＮ
＋１個の制御信号によって動作させることができる。例
えば、第２図に示される４段のスイッチングネットワー
クは５つの制御信号で動作可能である。

図を単純にするため各マトリクス段のマトリクスは１個
のみが示されている。実際のネットワークの構成におい
ては各段は数個のスイッチングマトリクスを含んでいる
場合が多い。例えば、図示の人マトリクスは、第２図に
示される特定のＢマトリクスへの接続に加えて、他の数
個のＢマトリクス（図示せず）にも接続される。これは
各マトリクス段においても同様である。これらのマトリ
クス段間の相互接続はリンクと呼はれ、この相互接続パ
ターンはネットワークの構造体（ファブリック）と呼ば
れる。

ネットワークマトリクスの水平、垂直の各交点は第１図
に示すようなネットワークスイッチング素子か、ら構成
されている。この形態に対する信号スイッチング素子は
さ点である。第１図の形態における制御メモリ素子は第
２図に示されるようなり型ラッチである。

第２図に示される空間スイッチングネットワークを通じ
ての接続を確立するため、Ａ％　Ｂ％　ＣおよびＤマト
リクスを介して１つの入水子リードからＤ±直リードに
至る１つの経路が確立されなければならない。第２図に
おいて黒い実線と破線で示されるサンプルのネットワー
ク接続を確立するために、能動データ信号がＡＢおよび
ＣＤリードに供給される。一方、クロック信号が入水子
リード、ＢＣおよびＤ垂直リードに与えられる。Ａ水平
信号はクロック信号であるが、これは水平制御信号とし
て人マトリクスに供給される。ＡＢ倍信号データ信号で
あるがこれは垂直制御信号として人マ）　ＩＪクスに供
給されるとともに水平制御信号としてＢマトリクスに供
給される（第２図に太い破線で示されている）。

マトリクスＡのＡ水平信号（太い実線で示されている）
とＡＢリードとの交点におけるスイッチング素子は動作
させられ、λマ）ＩＪクスへの水平入力（太い実線で示
される）からλＢ垂直信号リすＶを介してＢマ）　ＩＪ
クスに至る（太い破線で示される）信号経路が確立され
る。人！トリクスとＣマトリクス用のＤ型ラッチの構成
はこれらのマトリクスの図の下方左側に示されている。

ＢおよびＤマトリクスに対するＤ型ラッチの接続は第２
図の下方右側に示されている。

ムマ）　ＩＪクスにおいて、破線で示される垂直データ
制御信号はラッチのＤ入力に供給される。そして水平ク
ロック制御信号はラッチのクロック入力に供給される。

これら２つの制御信号が能動（アクティブ）であると、
ラッチに関連するさ点は朗じられ、信号経路を人マトリ
クスを介して接続する。

人マトリクスの動作と同時に、λＢ（データ）信号は、
これはまたＢマトリクスの水平制御信号であるが、Ｂマ
トリクスの垂直制御信号であるＢＣ（クロック）信号と
ともにＢマトリクスを通る経路を切換えるように動作す
る。この結果、これら２つの制御信号の交点のＤ型ラッ
チは付勢され、その対応するＢマトリクスさ点を動作さ
せる。

とのさ点は太い破線を介して人！トリクスからＢマトリ
クスへ、セしてＢＣ信号として示される太い実線を介し
てＣマトリクスへの接続を確立する。

この太い実線および破線は第１図において示したのと同
様に制御信号と信号リードの両方を示している。

人！トリクスとＢマトリクスの接続と同時にＢマトリク
スからＣ″！）！Ｊクスへの接続が行なわれる。Ｂマト
リクス用の垂直制御信号として用いられたＢＣ信号が水
平制御信号（太い実線で示される）としてＣマトリクス
に供給される。ＣＤ信号（太い破線で示される）はＣＴ
　）　！Ｊクスにおける　　□選択のための垂直制御信
号である。ＢＣおよびＣＤ信号の交点におけるＤ型ラッ
チは第２−の下方左側に示されるものである。ＣＤ信号
はラッチのＤ入力に供給される。このラッチが付勢され
ると、それが接続された対応するさ点が図示のＣマトリ
クスを通る経路を確立するように作動される。

人、ＢおよびＣマトリクスを通る経路の確立と同時にＤ
　ｗ　）　ＩＪクスを通る最終の経路が確立される。Ｃ
マトリクスに垂直制御信号として供給されたＣＤ信号は
水平制御信号としてＤＹ）！Ｊクスに供給される（太い
破線で示される）。Ｄ！マトリクス用垂直制御信号は太
い実線で示されるＤ垂直信号である。Ｄマトリクス内の
これら２つの信号の交点におけるラッチは第２図の下方
右側に示されるものである。Ｄ垂直信号は関連するラッ
チのクロック入力に供給され、ＣＤ信号はこのラッチの
データ入力として供給される。ＣＤおよびＤ垂直リード
に能動信号が存在すると、ラッチが動作し、関連するさ
点はＣマトリクスからＣＤ水平リードに沿ってＤ垂直リ
ードそしてＤ　ｗ　）　’）クスの外部へ至る経路を確
立する。この結果Ａ、Ｂ、ＣおよびＤマトリクスを通る
経路が確立される。

Ｄ型ラッチのデータリード上に能動信号すなわち論理１
信号が存在しかつクロック信号が印加されると、ラッチ
は能動信号を蓄積するように動作する。この結果さ点が
作動され、ラッチがセット状態に保持される限シ動作状
態に保持される。各ラッチは適当なりロックパルスの存
在の下に非能動（インアクティブ）信号すなわち論理０
信号を印加することによってすべて同時にリセットする
ことができる。

ＡＢ倍信号Ａマ）　ＩＪクス内では垂直制御信号であシ
かつＢＹマトリクス内は水平制御信号である。

この人Ｂ信号は人マトリクスの特定の垂直リードに沿う
各り型ラッチのデータ入力に加えられるデータ信号であ
る。連続する空間スイッチングマトリクスのそれぞれは
１つのマ）　ＩＪクスにおける垂直制御信号の役割と次
の隣接するマトリクスにおける水平制御信号の役割を果
すためにクロック信号の使用を交互に切シ換える。例え
ば、ＢＣ信号はＢおよびＣマトリクスに対してこれらの
機能をそれぞれ実行する。ＣおよびＤマトリクス共用の
信号はデータ信号すなわちＣＤ信号である。この構成に
対して引続くマ）　ＩＪクスを追加することは第２図に
示すようにデータおよびクロック信号を交互に共通に使
用することによって達成される。

第３図を参照すると、必要なデータおよびクロック制御
信号を発生する制御論理が示されている。

プロセッサ１０は！イクロプロセッサによシ実施するこ
とができるが、ネットワーク端末およびリンクマツプ２
０に接続される。ネットワーク端末およびリンクマツプ
２０は特定のネットワークリンクが話中か空きかを指示
する。この指示は各ネットワークリンクに対応する特定
のビットをセットすることによっであるいは特定のビッ
トをリセットすることによって行なわれる。さらに、プ
ロセッサ１０はまた、プロセッサの動作プログラムを記
憶するための他のローカルメモリを含んでいる。

プロセッサはネットワークマトリクスを通じて１つの経
路を接続するべき空きネットワークリンクを組み合わせ
るためにネットワーク端末およびリンクマツプ２０を走
査する。プロセッサー０によって特定のネットワーク経
路が選択されると、特定リンクの話中／空き状態を指示
する各ビットは話中と指示され、論理１にセットされる
。

プロセッサー０はさらにＩ１０ボート３０および４０に
接続され、これらＩ１０ボートは制御データを伝送する
。Ｉ１０ボート３０および４０はパラメータレジスタ５
０に接続される。パラメータレジスタ５１乃至５６の各
々はＩ１０ボート５０およびＩ１０ボート４０の両方に
接続される。１つのパラメータレジスタはネットワーク
構造体パラメータの各カテゴリごとに必要とされる。

各パラメータレジスタはマルチビットレジスタである。

各パラメータレジスタの大きさは与えられたパラメータ
の形式内の変数の数によって決定される。水平パラメー
タレジスタ５１の巾すなわち大きさはＮ１である。これ
はＡマトリクスあた纂 ）の入力の数に対応する。スイッチングネットワークに
おける各人マトリクスは同数の人力を有している。マト
リクスパラメータレジスタ５２はスイッチングネットワ
ーク内のＡマトリクスの数Ｎ２を含むのに十分な巾を有
している。同様にＢマトリクスパラメータレジスタ５３
、Ｃマトリクスパラメータレジスタ５４およびＤマトリ
クスパラメータレジスタ５５はそれぞれＢＳＣおよびＤ
マトリクスの数ＮＳ、Ｎ４およびＮ５を指示するのに十
分な大きさを有している。さらに、Ｄ垂直パラメータレ
ジスタ５６はＤマトリクスあたシの出力の数Ｎ６を含む
のに十分な大きさを持っている。

ネットワークを通じて特定の経路を確立するためプロセ
ッサ１０はネットワーク端末およびリンクマツプ２０を
走査して空き経路を選択する。空き経路が見つかると、
プロセッサ１０はＩ１０ポート３０を介して各入力およ
び出力の識別情報をそれぞれのパラメータレジスタ５１
乃至５６に伝送する。各パラメータレジスタ５１乃至５
６に選択された特定経路に対応するビットがセットされ
る。

第２図に示された水平および垂直制御信号を発生するた
め、パラメータレジスタ５０の出力はクロック信号ゲー
ト６０およびデータ信号ゲート８０を介してゲートされ
る。パラメータレジスタ５１および５２は人ＮＤゲート
６１で代表される複数のＡＮＤゲートに接続される。各
入水子に対して制御信号を発生するため、１つのアンド
ゲート６１が動作可能状態にされねばならない。Ａ水平
人ＮＤゲシト６１の数は入水子パラメータレジスタ５１
の大きさと人マトリクスパラメータレジスタ５２の大き
さの積すなわちＮｌＸＮ２　によって算出される。例え
ば、人！トリクス当、ｊ５Ｎ１に等しい４つの入力があ
シ、かつＮ２に等しい１６個の人マトリクスがあったと
すると、６４個の入水子ＡＮＤゲート６１がパラメータ
レジスタ５１および５２に接続される必要がある。パラ
メータレジスタ５１および５２のＡＮＤゲート６１への
接続はパラメータレジスタ５１によシ代表された特定の
入力およびパラメータレジスタ５２により代表された特
定のマトリクスが選はれた時に１つのＡＮＤゲート６１
が応答するようなマトリクス態様にある。

同様にパラメータレジスタ５３および５４に接続される
ＡＮＤゲート６２の数はＮ３とＮ４の積によシ算出され
る。ＡＮＤゲート６３の数はＮ５とＮ６の積で算出され
るが、これはＤマトリクスの数と出力の数との積に対応
する。

特定の入水平、ＢＣ！ｊンクおよびＤ垂直をそれぞれ表
わす適当なりロック信号ゲート６１．６２および６５が
選ばれると、これらのゲートは適当な時間に動作可能状
態にされる。これはＡＮＤゲート７０によシ達成される
が、このゲートはＶＯボート４０を介してプロセッサ１
０から伝送される信号でネットワーククロックをゲート
する。プロセッサ１０が許容（イネーブル）信号を伝送
し、かつこの許容信号とネットワーククロック信号とが
一致すると、ＡＮＤゲート６１．６２および６３の適当
なものが動作可能（許容状態）にされ、ネットワークの
対応するＤ型ラッチを動作させる。

データ制御信号をデータ信号ゲート８０によって発生さ
せるため、クロック信号ゲート６Ｑによυクロック制御
信号を発生したのと類似の動作が行なわれる。ＡＮＤゲ
ート８１で代表されるＡＮＤゲートの数はλマトリクス
の数Ｎ２とＢマトリクスの数Ｎ３との積に等しい。これ
はＡＢリンクの数である。例えば、もしＡマトリクスの
数が１６でＢマトリクスの数が４の場合、λＢリンクの
数である６４個のＡＮＤゲート８１が存在することにな
る。パラメータレジスタ５１および５２はこれらの同時
動作によって単一のゲートが選ばれるようにデータ信号
ゲート８１にマトリクス態様で接続される。同様に、Ａ
ＮＤゲート８２はパラメータレジスタ５４および５５に
ｙｂされる。に０ゲート８２の数はＣマトリクスの数Ｎ
４とＤマトリクスの数Ｎ５との積に等しい。

クロック信号ゲート６０を動作可能にすると同時にプロ
セッサー０はＩ１０ポート４０を介してデータ信号ゲー
ト８１および８２を動作させ、ＡＢおよびＣＤデータ信
号を発生させる。ＡＢおよびＣＤデータ信号は上述した
ように、ネットワークさ マトリクスの種々の垂直と水平の交点におけるＤ型ラッ
チを動作させるように作用する。

空間スイッチングマトリクスを通る経路を切断すること
が必要なときには、プロセッサ１０は再びすべてのパラ
メータレジスタ５０を動作させるが、しかし各データ信
号ゲート８０に対しては論理０を指示する。クロック信
号ゲート６０は接続を確立する場合と同様に作動される
。この結果、次のクロックサイクルですでにセットされ
ていた各り世ラッチは今やデータ入力に論理０が入力さ
れ、リセットされる。さらに対応するさ点は解放され、
接続経路は開路される。

以上本発明の好ましい実施例を例示し、詳細に説明した
が、本発明の精神からあるいは特許請求の範囲から逸脱
することなしに種々の変形および変更がなし得ることは
この分野の技術者には極めて明らかであろう。また、本
発明の制御装置は通常の非高ｖＬ圧、すなわち低電圧を
スイッチングする空間スイッチング装置においても使用
できるものである。

【図面の簡単な説明】

第１図は本発明を実施するスイッチングネットワークに
用いられたさ点の構成を示す概略構成−１第２図は本発
明の多段スイッチングネットワークの具体例を示す概略
構成図、第３図は本発明を実施するスイッチングネット
ワークに対する制御部分のブロック図である。 Ｘ：さ点スイッチング素子 Ｍ：制御メモリ １０：プロセッサ ２０：ネットワーク端末およびリンクマツプ５０．４０
：Ｉ１０ボート ５０：パラメータレジスタ ５１：入水平パラメータレジスタ ５２：Ａマトリクスパラメータレジスタ５３：Ｂマトリ
クスパラメータレジスタ５４：Ｃマトリクスパラメータ
レジスタ５５：Ｄマトリクスパラメータレジスタ５６：
Ｄ服直パラメータレジスタ ６０８クロック信号ゲート ７０　ｊ　ＡＮＤゲート ８０：データ信号ゲート

Claims (1)

【特許請求の範囲】
1. （１）ネットワーククロック信号を提供するネットワー
   ククロックを備えたスイッチングネットワークにおいて
   、 プロセッサと、 それぞれが複数のスイッチング経路を有する複数のスイ
   ッチングマトリクスと、 該プロセッサに接続され、各スイッチングマトリクスの
   各スイッチング経路に対する話中／空き指示を記憶する
   ように作動される状態装置と、前記プロセッサに接続さ
   れ、前記プロセッサに応答して前記複数のスイッチング
   マトリクスのそれぞれを通る空きスイッチング経路を接
   続するための指示を記憶するように作動される制御装置
   と、該制御装置、前記ネットワーククロックおよび前記
   プロセッサに接続され、前記ネットワーククロック信号
   および前記プロセッサに応答して複数の制御リードを介
   して伝送される複数の制御信号を発生するように作動さ
   れるゲート手段 とを具備し、 前記各スイッチングマトリクスが前記複数の制御リード
   を介して前記ゲート手段に接続され、前記複数の制御信
   号に応答して前記スイッチングマトリクスを通る信号伝
   送用の前記空きスイッチング経路を確立するように作動
   されることを特徴とする多段空間スイッチングネットワ
   ーク用制御装置。