JPS61113198A - Shift register circuit - Google Patents
Shift register circuitInfo
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- JPS61113198A JPS61113198A JP59233218A JP23321884A JPS61113198A JP S61113198 A JPS61113198 A JP S61113198A JP 59233218 A JP59233218 A JP 59233218A JP 23321884 A JP23321884 A JP 23321884A JP S61113198 A JPS61113198 A JP S61113198A
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- shift register
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- transistor
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシフトレジスタ回路に関し、例えば液晶表示装
置の駆動回路に使用され、その中に読み込まれた所定ビ
ット(例えば64ビツト)の出力の組み合せによって該
液晶における各画素領域の表示を制御するようなシフト
レジスタ回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a shift register circuit, which is used, for example, in a drive circuit for a liquid crystal display device, and is configured to perform shift register circuits by combining outputs of predetermined bits (for example, 64 bits) read into the shift register circuit. The present invention relates to a shift register circuit that controls the display of each pixel area in a liquid crystal.
従来の技術
第3図は、この種のシフトレジスタ回路の従来例を示す
もので、Sl+は第1の単位シフトレジスタであって、
そのゲートにクロック信号が印加されるトランジスタ5
1、インバータ61そのゲートに該クロック信号をイン
バータ43により反転した反転クロック信号が印加され
るトランジスタ52、およびインバークロ2により構成
されており、該第1の単位シフトレジスタSI□の出力
はDIZとしてとり出される。またSI2は第2の単位
シフトレジスタであって、そのゲートにクロック信号が
印加されるトランジスタ53、インバータ63、そのゲ
ートに上記反転クロック信号が印加されるトランジスタ
54、およびインバータ64により構成されており、該
第2の単位シフトレジスタS1□の出力はD I4とし
てとり出される。なお41 、42は該シフトレジスタ
回路と図示しないクロ・7り発生器との間に挿入される
ハソファ回路を構成するインバータである。BACKGROUND ART FIG. 3 shows a conventional example of this type of shift register circuit, in which Sl+ is a first unit shift register,
A transistor 5 to whose gate a clock signal is applied
1. The inverter 61 is composed of a transistor 52 to which an inverted clock signal obtained by inverting the clock signal by an inverter 43 is applied to the gate thereof, and an invert clock 2. The output of the first unit shift register SI□ is taken as DIZ. Served. Further, SI2 is a second unit shift register, and is composed of a transistor 53 to which a clock signal is applied to its gate, an inverter 63, a transistor 54 to which the above-mentioned inverted clock signal is applied to its gate, and an inverter 64. , the output of the second unit shift register S1□ is taken out as DI4. Note that 41 and 42 are inverters constituting a hash sofa circuit inserted between the shift register circuit and a black/7 digit generator (not shown).
このようなシフトレジスタ回路において、いま、あるク
ロックサイクルにおいてクロック信号がハイレベルとな
ったとき、第1の単位シフトレジスタSzのトランジス
タ51がオンとなり、それによってデータ入力端からデ
ータrlJが該トランジスタ51の出力側に伝達され更
にインバータ61により反転させられてDl1点にデー
タ「0」として伝えられたとする。In such a shift register circuit, when the clock signal becomes high level in a certain clock cycle, the transistor 51 of the first unit shift register Sz is turned on, so that data rlJ is transferred from the data input terminal to the transistor 51. Suppose that the signal is transmitted to the output side of the inverter 61, further inverted by the inverter 61, and transmitted to the Dl1 point as data "0".
続いて該クロ、クサイクルの後半においてクロック信号
がロウレベルとなったとき、該第1の単位シフトレジス
タS I +のトランジスタ52のゲートには、インバ
ータ43により反転されたハイレベルの反転クロック信
号が印加され、該トランジスタ52がオンとなり、それ
によってDl1点に存在するデータ「0」が該トランジ
スタ52の出力側に伝達され更にインバークロ2により
反転させられて012点すなわち該第1の単位シフトレ
ジスタSl+の出力側にデータ「1」が伝えられる。Subsequently, when the clock signal becomes low level in the latter half of the clock cycle, the high level inverted clock signal inverted by the inverter 43 is applied to the gate of the transistor 52 of the first unit shift register S I +. The data "0" present at the Dl1 point is transmitted to the output side of the transistor 52, and is further inverted by the inverter clock 2 to be transferred to the 012 point, that is, the first unit shift register Sl+. Data "1" is transmitted to the output side of.
このようにして該クロック1サイクルの間にデータ入力
側から所定のデータ(上述の例ではデータ「1」)が第
1の単位シフトレジスタSl+の出力倶JD、□までシ
フトされる。In this way, during one clock cycle, predetermined data (data "1" in the above example) is shifted from the data input side to the output JD,□ of the first unit shift register Sl+.
次いで、次のクロックサイクルにおいて、該第1の単位
シフトレジスタの出力側り、□に存在するデータ「1」
が、隣接する第2の単位シフトレジスタSI2の出力側
DI4までシフトされ、一方該第1の単位シフトレジス
タの出力側DI2には次のデータ(例えばデータ「0」
)がデータ入力側からシフトされる。Then, in the next clock cycle, the data "1" present in □ on the output side of the first unit shift register
is shifted to the output side DI4 of the adjacent second unit shift register SI2, while the next data (for example, data "0") is transferred to the output side DI2 of the first unit shift register SI2.
) is shifted from the data input side.
以下所定のクロンクサイクルの間開様の動作を繰返して
所定ビットのデータが順次隣接する単位シフトレジスタ
によみ込まれる。Thereafter, the operation is repeated during a predetermined clock cycle so that predetermined bits of data are sequentially loaded into adjacent unit shift registers.
しかしながらかかるシフトレジスタ回路においては、特
にそのシフトレジスタの個数が多(使われる場合にはケ
ートの容量が増大し、それによって上記クロック信号お
よび反転クロック信号のエツジ部分がなまり、例えば第
4図に示されるように、クロック信号の立上り部分およ
び反転クロック信号の立下り部分の変化かにふくなる。However, in such a shift register circuit, in particular, the number of shift registers is large (if used, the capacitance of the gate increases, and as a result, the edge portions of the clock signal and the inverted clock signal are rounded, as shown in FIG. 4, for example). As shown in FIG.
このような場合には、クロック信号が、該クロック信号
により動作するトランジスタ51 、53 、・・・の
スレッシュホールド電圧71以上となった後も、期間T
の間は、依然として該反転クロック信号は、該反転クロ
ック信号により動作するトランジスタ52 、54 、
・・・のスレッシュホールド電圧12以上となっており
、この過渡期間Tにおいては、各トランジスタ51 、
52 、53 、54 、・・・がすべでオンとなるお
それがありそのような場合には、あるクロックサイクル
において、例えば第1の単位シフトレジスタSt+の出
力側に留まるべきデータが、その先の単位シフトレジス
タSl□・・・までつきぬけて誤動作の原因となる(所
謂レーシングを生ずる)おそれがある。In such a case, even after the clock signal becomes equal to or higher than the threshold voltage 71 of the transistors 51, 53, . . . operated by the clock signal, the period T continues.
During this period, the inverted clock signal is still applied to the transistors 52, 54,
... is higher than the threshold voltage 12, and during this transition period T, each transistor 51,
52, 53, 54, . There is a possibility that the signal may penetrate to the unit shift register Sl□ and cause malfunction (causing so-called racing).
そしてかかる誤動作の原因となるクロック信号およびそ
の反転クロック信号のなまりを防ぐにはインバータ41
、42、および43の駆動能力をかなり大きくしなけ
ればならないという問題点があった。In order to prevent the clock signal and its inverted clock signal from becoming dull, which causes such malfunctions, the inverter 41
, 42 and 43 had to be considerably increased in driving capacity.
発明が解決しようとする問題点
本発明は上記問題点を解決するためになされたもので、
上記したようなシフトレジスタ回路において、各トラン
ジスタのゲートに印加されるクロック信号および反転ク
ロック信号の伝達方向をデータのシフト方向と逆方向に
するとともに、そのクロック信号および反転クロック信
号を順次遅延させるという着想にもとづいて、クロック
信号のレベル変化時における各トランジスタの同時導通
にもとづくデータのつきぬけ(所謂レーシング)を防止
するようにしたものである。Problems to be Solved by the Invention The present invention has been made to solve the above problems.
In the shift register circuit described above, the transmission direction of the clock signal and inverted clock signal applied to the gate of each transistor is reversed to the data shift direction, and the clock signal and inverted clock signal are sequentially delayed. Based on this idea, data is prevented from passing through (so-called racing) due to simultaneous conduction of each transistor when the level of a clock signal changes.
またその際、該遅延手段として、各トランジス夕のゲー
ト間にそれぞれ、該単位シフトレジスタに設けられたイ
ンバータと逆向きのインバータを接続する(すなわち該
逆向きのインバータを各トランジスタ毎に対応させて設
ける)ことにより、該インバータの駆動負担を減らし、
それだけその駆動能力を小さくしても、上記データのつ
きぬけを確実に防止できるようにしたものである。In this case, as the delay means, an inverter having a direction opposite to that of the inverter provided in the unit shift register is connected between the gates of each transistor (that is, an inverter having a direction opposite to that provided in the unit shift register is connected to each transistor). ) reduces the driving load of the inverter,
Even if the driving capacity is reduced by that much, it is possible to reliably prevent the above-mentioned data from passing through.
問題点を解決するための手段
本発明によれば、クロック信号によって制御されるトラ
ンジスタと、インバータと、該クロック信号を反転した
反転クロック信号によって制御されるトランジスタと、
インバータとを順次直列に接続してなる単位シフトレジ
スタを複数個直列接続し、該クロック信号の各サイクル
毎に所定のデータを隣接する単位シフトレジスタに順次
シフトさせるようにしたシフトレジスタ回路において、
各単位シフトレジスタにおける各トランジスタのゲート
に印加される該クロック信号および反転クロック信号の
伝達方向を該データのシフト方向と逆方向にするととも
に、上記各トランジスタのゲートに印加されるクロック
信号および反転クロック信号を順次遅延させる、シフト
レジスタ回路が提供される。Means for Solving the Problems According to the present invention, a transistor controlled by a clock signal, an inverter, a transistor controlled by an inverted clock signal obtained by inverting the clock signal,
In a shift register circuit, a plurality of unit shift registers formed by sequentially connecting inverters in series are connected in series, and predetermined data is sequentially shifted to adjacent unit shift registers for each cycle of the clock signal,
The transmission direction of the clock signal and the inverted clock signal applied to the gate of each transistor in each unit shift register is reversed to the shift direction of the data, and the clock signal and the inverted clock signal applied to the gate of each transistor in each unit shift register are reversed. A shift register circuit is provided that sequentially delays signals.
更に本発明の実施!虚様によれば、該クロック信号およ
び反転クロック信号を順次遅延させる手段として、上記
各トランジスタのゲート間にそれぞれ、該単位シフトレ
ジスタに設けられたインバータと逆向きのインバータを
接続した、シフトレジスタ回路が提供される。Further implementation of the present invention! According to Ikou-sama, as means for sequentially delaying the clock signal and the inverted clock signal, there is provided a shift register circuit in which an inverter having a direction opposite to that of the inverter provided in the unit shift register is connected between the gates of each of the transistors. is provided.
作用
上記構成によれば、該デ、−夕のシフト方向と逆方向に
伝達するクロック信号またはその反転クロック信号は、
所定時間づつ遅延して順次各トランジスタのゲート接続
点に伝達されるため、各ゲート接続点におけるクロック
波形の立上り又は立下り部分が時間的にずれることにな
り、これによって仮に該立上り部分又は立下り部分の変
化が成る程度にふくなっても、そのような過渡時におい
て、各トランジスタが同時にオンすることが防止され、
データのつきぬけを起すことがなくなる。Effect: According to the above configuration, the clock signal or its inverted clock signal transmitted in the direction opposite to the shift direction of the date and time is as follows.
Since it is delayed by a predetermined time and transmitted sequentially to the gate connection point of each transistor, the rising or falling portion of the clock waveform at each gate connection point is shifted in time. Even if there is a slight change in the area, each transistor is prevented from turning on at the same time during such a transition.
Data leakage will no longer occur.
また上記実施態様の構成によれば、該逆向きのインバー
タが各トランジスタ毎に対応するように分割して配置さ
れるため、該逆向きのインバータの駆動負担が減り、そ
れだけその駆動能力を小さくしても各トランジスタのゲ
ートに印加されるクロック波形のなまりを少なくするこ
とができ、そのような駆動能力の小さいインバータによ
っても上記データのつきぬけが確実に防止される。Further, according to the configuration of the above embodiment, since the inverters with opposite directions are divided and arranged so as to correspond to each transistor, the driving load of the inverters with opposite directions is reduced, and the driving capacity thereof is reduced accordingly. Even if the clock waveform is applied to the gate of each transistor, it is possible to reduce the rounding of the clock waveform, and even with such an inverter with a small driving ability, the above-mentioned data penetration can be reliably prevented.
実施例
第1図は、本発明にかかるシフトレジスタ回路の1実施
例として、第1.第2、および第3の単位シフトレジス
タS+、Sz、おびS3からなるシフトレジスタ回路が
示される。Embodiment FIG. 1 shows a first embodiment of a shift register circuit according to the present invention. A shift register circuit consisting of second and third unit shift registers S+, Sz, and S3 is shown.
これらの単位シフトレジスタ自体は上記従来例のものと
同様の構成であって、21 、23、および25はその
ゲートにクロック信号が印加されるトランジスタ、31
、33、および35はインバータ、22 、24、お
よび26はそのゲートに反転クロック信号が印加される
トランジスタ、32 、34、および36はインバータ
である。These unit shift registers themselves have the same configuration as the conventional example described above, and 21, 23, and 25 are transistors to which a clock signal is applied to their gates;
, 33, and 35 are inverters; 22, 24, and 26 are transistors to which an inverted clock signal is applied; and 32, 34, and 36 are inverters.
そして、図示しないクロック発生器からのクロック信号
は先ずインバータ11を通して反転されてトランジスタ
26のゲートに印加され、次いでインバータ12を通し
て再反転されて(元のクロック信号となって)トランジ
スタ25のゲートに印加され、以下順次インバータ13
、14 、15、および16を通して反転、再反転を
繰返しながら各トランジスタ24 、23 、22、お
よび21の各ゲートに印加される。A clock signal from a clock generator (not shown) is first inverted through the inverter 11 and applied to the gate of the transistor 26, and then re-inverted through the inverter 12 (as the original clock signal) and applied to the gate of the transistor 25. The inverter 13 is
, 14, 15, and 16, and is applied to each gate of each transistor 24, 23, 22, and 21 while being repeatedly inverted and re-inverted.
すなわち本発明においてはクロック発生器からのクロッ
ク信号およびその反転クロック信号が伝達する方向は第
1図において右方から左方に向う方向であって、データ
のシフト方向(各クロックサイクルごとにデータ入力端
から第1の単位シフトレジスタSIへ、次いで第1の単
位シフトレジスタS1から82の単位シフトレジスタS
2へ・・・という具合に左方から右方に向う方向)と逆
方向にされており、更に該クロック信号又は反転クロッ
ク信号は各インバータ11 、12 、13 、14
、15、および16を通るたびに順次所定時間だけ遅延
される。That is, in the present invention, the direction in which the clock signal from the clock generator and its inverted clock signal are transmitted is from right to left in FIG. from the end to the first unit shift register SI and then from the first unit shift register S1 to the 82 unit shift register S
2... (from left to right), and furthermore, the clock signal or inverted clock signal is applied to each inverter 11, 12, 13, 14.
, 15, and 16, the signal is sequentially delayed by a predetermined time.
なお、第1図の実施例では、かかる遅延手段として、各
トランジスタのケート間、すなわち、CbC5間、c、
c、間、c、c3間、03c2間、およびCzC+間に
それぞれ接続されたクロック信号反転または再反転用の
インバータを利用しているが、特にががる構成としたこ
とによる付加的効果については後述する。In the embodiment shown in FIG. 1, the delay means is provided between the gates of each transistor, that is, between CbC5, c,
Inverters for inverting or re-inverting the clock signal are connected between C, C, c, C3, 03C2, and CzC+, but the additional effect of the sagging configuration is particularly noteworthy. This will be explained later.
しかし本発明は必ずしもかかる構成に限定されるもので
はなく、例えばクロック信号を適当な遅延回路で遅延さ
せながら順次トランジスタ25 、23、および21の
各ゲートに印加し、一方インハータにより反転した反転
クロック信号を同じく遅延回路で遅延させながら順次ト
ランジスタ26 、24、および22の各ゲートに印加
するようにしてもよい。However, the present invention is not necessarily limited to such a configuration. For example, a clock signal may be sequentially applied to each gate of the transistors 25, 23, and 21 while being delayed by an appropriate delay circuit, and an inverted clock signal may be inverted by an inharter. may be sequentially applied to the gates of transistors 26, 24, and 22 while being delayed by the same delay circuit.
第2図は第1図に示される本発明にかかるシフトレジス
タ回路において、クロック信号およびデータが順次伝達
される状況をタイミングチャートで示したものである。FIG. 2 is a timing chart showing a situation in which a clock signal and data are sequentially transmitted in the shift register circuit according to the present invention shown in FIG.
すなわち所定のクロック発生器から入力されるクロック
信号はまずインバータ11で反転されがつ所定時間遅延
されてトランジスタ26のゲートすなわち06点では第
2図C8で示す波形となる。That is, the clock signal inputted from a predetermined clock generator is first inverted by the inverter 11 and then delayed for a predetermined time, so that at the gate of the transistor 26, that is, at point 06, the waveform becomes as shown in FIG. 2, C8.
次いでこの反転されたクロ・ツク信号はインバータ12
で再反転され更に所定時間遅延されてトランジスタ25
のゲートすなわちC3点では第2図C3に示す波形とな
り、以下同様にして、各トランジスタ24 、23 、
22、および21の各ゲートすなわちC4、C3、Ct
、およびC8点ではそれぞれ第2図Ca 、 C:
+ 、 C2、およびc、に示す波形となり、要する
に各クロック波形01〜c6の立上り又は立下り部分相
互間には所定の時間的ずれを生ずる。This inverted clock signal is then applied to inverter 12.
The transistor 25 is inverted again and further delayed for a predetermined time.
At the gate of , that is, at point C3, the waveform becomes as shown in FIG.
22 and 21, namely C4, C3, Ct
, and C8 point respectively in Figure 2 Ca, C:
+, C2, and c, and in short, a predetermined time lag occurs between the rising or falling portions of each clock waveform 01 to c6.
ここでクロック3サイクルの間にデータ入力側からデー
タとしてrL、H,LJ (すなわち「0゜1、OJ
)を入力するものとする。Here, during 3 clock cycles, data from the data input side is rL, H, LJ (i.e. "0°1, OJ
) shall be entered.
するとまず01点のクロックがその第1サイクル目にお
いてハイレベルに立上った時点でトランジスタ21がオ
ンとなり最初のデータrLJがトランジスタ21を通り
更にインバータ31で反転され、D1点がハイレベルと
なる。Then, when the clock at point 01 rises to a high level in its first cycle, the transistor 21 is turned on, and the first data rLJ passes through the transistor 21 and is further inverted by the inverter 31, causing the point D1 to become high level. .
この場合板に01点のクロックの立上り部分と02点の
クロックの立下り部分とがなまったとしても該01点の
クロックの立上り部分と02点のクロックの立下り部分
との間には所定の時間的ずれがあり、上記従来例の第4
図に示されるような期間T(すなわちトランジスタ21
と22とが同時にオンする期間)を生ずることはない。In this case, even if the rising edge of the clock at point 01 and the falling edge of the clock at point 02 become distorted on the board, there is a predetermined distance between the rising edge of the clock at point 01 and the falling edge of the clock at point 02. There is a time lag, and the fourth example of the conventional example above
Period T as shown in the figure (i.e. transistor 21
and 22 are turned on at the same time).
次に02点のクロックがその第1サイクル目の後半で立
上ると、トランジスタ22がオンとなり、該り3点のデ
ータrHJがトランジスタ22を通り史にインバータ3
2で反転されて該第1の単位シフトレジスタSIの出力
側すなわちD2点にデータrLJが伝えられる。このと
き01点のクロックは完全にロウレベルとなっておりm
l D 2点のデータが隣接する第2のシフトレジスタ
s2につきぬけることはない。Next, when the clock at point 02 rises in the latter half of the first cycle, the transistor 22 turns on, and the data rHJ at the three points passes through the transistor 22 and is transferred to the inverter 3.
2, and the data rLJ is transmitted to the output side of the first unit shift register SI, that is, to the point D2. At this time, the clock at point 01 is completely low level.
l D Data at two points will not pass through the adjacent second shift register s2.
そして該01点のクロックがその第2サイクル目の前半
で立上ってハイレベルとなったとき、トランジスタ23
がオンして該D2点のデータrLJがD3点にデータr
HJとして伝わり、更に04点のクロックがその第2サ
イクル目の後半で立上ったとき、トランジスタ24がオ
ンして該り1点のデータrHJが該第2の単位レジスタ
s2の出力側すなわちD4点にデータrLJとして伝え
られる。Then, when the clock at the 01 point rises to a high level in the first half of the second cycle, the transistor 23
is turned on and the data rLJ at the D2 point is transferred to the D3 point.
When the 04-point clock rises in the latter half of the second cycle, the transistor 24 turns on and the 1-point data rHJ is transmitted to the output side of the second unit register s2, that is, D4. The data is transmitted to the point as data rLJ.
一方第1の単位レジスタS1においては、01点のクロ
ックの第2サイクル目が立上ったとき、第2のデータr
HJがり、点にデータrLJとして伝わり、更にCt点
のクロックが第2サイクル目の後半で立上ったとき、該
D1点のデータrLJがD2点にデータrHJとして伝
わる。On the other hand, in the first unit register S1, when the second cycle of the clock at point 01 rises, the second data r
HJ rises and is transmitted to point D2 as data rLJ, and when the clock at point Ct rises in the second half of the second cycle, data rLJ at point D1 is transmitted to point D2 as data rHJ.
以下このようにしてクロック3サイクルを経過すると、
第1.第2、および第3の各単位シフトレジスタSt、
S2、およびS、の出力側D2 。After 3 clock cycles in this way,
1st. second and third unit shift registers St,
S2, and the output side D2 of S.
D4、およびD6点にはそれぞれ3個のデータrL、H
,LJ (rO,1,OJ)が伝えられる。Three pieces of data rL and H are placed at points D4 and D6, respectively.
, LJ (rO, 1, OJ) are transmitted.
その間C1〜06点の各クロック波形の立上り又は立下
り部分相互間に所定の時間的ずれがあることは上述した
とおりであり、これによって仮にこれらの立上り又は立
下り部分がなまっても、各トランジスタの同時導通によ
るデータのつきぬけを起すことはない。As mentioned above, there is a predetermined time lag between the rising or falling portions of each clock waveform at points C1 to C06, and even if these rising or falling portions become dull due to this, each transistor There is no chance of data leakage due to simultaneous conduction.
次に第1図の実施例に示されるように、クロック信号お
よびその反転クロック信号を各トランジスタ26 、2
5 、24 、23 、22、および21の各ゲートす
なわちCb 、 Cs 、 C4、Ci 、 Cz、お
よびC1点に、順次所定の遅延をもたせて伝達させる手
段として、クロック反転または再反転用のインバータ1
1 、12 。Next, as shown in the embodiment of FIG.
5, 24, 23, 22, and 21, that is, Cb, Cs, C4, Ci, Cz, and C1 points, an inverter 1 for clock inversion or re-inversion is used as a means for sequentially transmitting the data with a predetermined delay.
1, 12.
13 、14 、15、および16を利用したことによ
る付加的効果について説明する。The additional effects of using 13, 14, 15, and 16 will be explained.
ところで第3図に示される上記従来例のものにおいては
、バッファ回路を構成するインバータ41゜42の出力
側は、各トランジスタ51 、53 、・・・のゲート
にクロック信号を供給するための共通した出力部となっ
ており、一方インバータ43の出力側は、各トランジス
タ52 、54 、・・・のゲートに反転クロック信号
を供給するための共通した出力部となっている。By the way, in the above conventional example shown in FIG. On the other hand, the output side of the inverter 43 serves as a common output section for supplying an inverted clock signal to the gates of the respective transistors 52, 54, .
かかる構成にした場合には、特にシフトレジスタが多く
使われる場合、トランジスタのゲート容量が増大し、ク
ロック信号および反転クロック信号の立上り部分又は立
下り部分がなまってデータのつきぬけを起すおそれがあ
り、そのようなりロック信号およびその反転クロック信
号のなまりを減少させるにはインバータ41 、42、
および43の駆動能力をかなり大きくしなければならな
いことは上述したとおりである。In such a configuration, especially when many shift registers are used, the gate capacitance of the transistor increases, and there is a risk that the rising or falling portions of the clock signal and the inverted clock signal will be blunted, causing data to pass through. To reduce the distortion of such a lock signal and its inverted clock signal, inverters 41, 42,
As mentioned above, the driving capacity of the motors 43 and 43 must be considerably increased.
これに対して第5図(参考例)のように各トランジスタ
51 、52 、53 、54 、・・・の各ゲート間
に順次インバータ45 、46 、47 、48 、・
・・を接続してバッファ回路41 、42の出力側のク
ロック信号をトランジスタ51のゲートに印加し、該ク
ロック信号をインバータ45により反転した反転クロッ
ク信号をトランジスタ52のゲートに印加し、更に該反
転クロック信号をインバータ46により再反転したクロ
ック信号をトランジスタ53のゲートに印加するという
具合に、各トランジスタ毎にそれに対応するインバータ
を割当てるようにすれば、各インバータ41 、42
、45 、46 、47 、48 、・・・の駆動負担
が減り、したがってそれだけ各トランジスタのゲートに
印加されるクロック信号のなまりが減少して、その立上
りおよび立下りがシャープになり、かかる過渡時におけ
るトランジスタの同時導通期間が短縮してデータのつき
ぬけを防ぐことができる。On the other hand, as shown in FIG. 5 (reference example), inverters 45, 46, 47, 48, .
. . , and apply the clock signal on the output side of the buffer circuits 41 and 42 to the gate of the transistor 51, and apply the inverted clock signal obtained by inverting the clock signal by the inverter 45 to the gate of the transistor 52, and further apply the inverted clock signal to the gate of the transistor 52. If a corresponding inverter is assigned to each transistor, such as applying a clock signal obtained by re-inverting the clock signal by the inverter 46 to the gate of the transistor 53, each inverter 41, 42
, 45, 46, 47, 48, . The simultaneous conduction period of the transistors in the transistors is shortened, and data leakage can be prevented.
上記第1図の実施例は、上記遅延手段を構成するにあた
り、かかるクロック反転および再反転用のインバータを
各トランジスタ毎に対応するように分割して配置すると
いう考え方をとり入れたもので、これによって上記クロ
ック反転および再反転用の各インバータ11乃至16の
駆動負担が減り、その駆動能力をかなり小さいものにし
ても各トランジスタのゲートに印加されるクロック信号
(又はその反転クロック信号)のなまりが減少し、上述
したような各クロック信号(又はその反転クロック信号
)相互の時間的づれと相俟って、上述したような過渡時
におけるデータのつきぬけ(レーシング)を確実に防上
するものである。The embodiment shown in FIG. 1 above adopts the concept of arranging the inverters for clock inversion and re-inversion by dividing them so as to correspond to each transistor when configuring the delay means. The driving load on each of the inverters 11 to 16 for clock inversion and re-inversion is reduced, and even if the driving capacity is made considerably small, the clock signal (or its inverted clock signal) applied to the gate of each transistor is reduced. However, in combination with the time lag between the respective clock signals (or their inverted clock signals) as described above, this reliably prevents data racing during the transition as described above.
発明の効果
本発明によれば、シフトレジスタに印加されるクロック
信号およびその反転にクロック信号のなまりにもとづ(
データのつきぬけ(レーシング)を起すおそれがなく、
それにもとづく誤動作を確実に防止することができる。Effects of the Invention According to the present invention, the clock signal applied to the shift register and its inversion are
There is no risk of data racing (racing),
Malfunctions based on this can be reliably prevented.
第1図は、本発明にかかるシフトレジスタ回路の1実施
例を示す回路図、
第2図は、第1図の回路においてクロック信号およびデ
ータが順次伝達される状況をタイミングチャートで示す
図、
第3図は、従来技術におけるシフトレジスタ回路の1例
を示す図、
第4図は、第3図の回路において、クロック信号および
その反転クロック信号のレベルが変化する所謂過渡時の
状況を説明する図、
第5図は、第1図の回路を導く上での参考例としてのシ
フトレジスタ回路を示す図である。
(符号の説明)
11 、12 、13 、14 、15 、16・・・
インバータ、21 、22 、23 、24 、25
、26・・・トランジスタ、31 、32 、33 、
34 、35 、36・・・インバータ、41 、42
、43・・・インバータ、51 、52 、53 、
54・・・トランジスタ、61 、62 、63 、6
4・・・インバータ、45 、46 、47 、48・
・・インバータ。1 is a circuit diagram showing one embodiment of a shift register circuit according to the present invention; FIG. 2 is a timing chart showing a situation in which a clock signal and data are sequentially transmitted in the circuit of FIG. 1; 3 is a diagram showing an example of a shift register circuit in the prior art, and FIG. 4 is a diagram illustrating a so-called transient situation in which the level of a clock signal and its inverted clock signal changes in the circuit of FIG. 3. , FIG. 5 is a diagram showing a shift register circuit as a reference example for deriving the circuit of FIG. 1. (Explanation of symbols) 11, 12, 13, 14, 15, 16...
Inverter, 21 , 22 , 23 , 24 , 25
, 26...transistor, 31, 32, 33,
34, 35, 36...inverter, 41, 42
, 43... Inverter, 51 , 52 , 53 ,
54...Transistor, 61, 62, 63, 6
4... Inverter, 45, 46, 47, 48.
...Inverter.
Claims (1)
インバータと、該クロック信号を反転した反転クロック
信号によって制御されるトランジスタと、インバータと
を順次直列に接続してなる単位シフトレジスタを複数個
直列接続し、該クロック信号の各サイクル毎に所定のデ
ータを隣接する単位シフトレジスタに順次シフトさせる
ようにしたシフトレジスタ回路において、各単位シフト
レジスタにおける各トランジスタのゲートに印加される
該クロック信号および反転クロック信号の伝達方向を該
データのシフト方向と逆方向にするとともに、上記各ト
ランジスタのゲートに印加されるクロック信号および反
転クロック信号を順次遅延させることを特徴とするシフ
トレジスタ回路。 2、該クロック信号および反転クロック信号を順次遅延
させる手段として、上記各トランジスタのゲート間にそ
れぞれ、該単位シフトレジスタに設けられたインバータ
と逆向きのインバータを接続したことを特徴とする、特
許請求の範囲第1項記載のシフトレジスタ回路。[Claims] 1. A transistor controlled by a clock signal;
A plurality of unit shift registers each consisting of an inverter, a transistor controlled by an inverted clock signal obtained by inverting the clock signal, and an inverter are connected in series, and predetermined data is transmitted every cycle of the clock signal. In a shift register circuit configured to sequentially shift data to adjacent unit shift registers, the transmission direction of the clock signal and the inverted clock signal applied to the gate of each transistor in each unit shift register is opposite to the shift direction of the data. A shift register circuit characterized in that the clock signal and the inverted clock signal applied to the gates of the respective transistors are sequentially delayed. 2. A patent claim characterized in that, as means for sequentially delaying the clock signal and the inverted clock signal, an inverter having a direction opposite to that of the inverter provided in the unit shift register is connected between the gates of each of the transistors. The shift register circuit according to item 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59233218A JPS61113198A (en) | 1984-11-07 | 1984-11-07 | Shift register circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59233218A JPS61113198A (en) | 1984-11-07 | 1984-11-07 | Shift register circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61113198A true JPS61113198A (en) | 1986-05-31 |
Family
ID=16951607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59233218A Pending JPS61113198A (en) | 1984-11-07 | 1984-11-07 | Shift register circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61113198A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0221823U (en) * | 1988-07-11 | 1990-02-14 |
-
1984
- 1984-11-07 JP JP59233218A patent/JPS61113198A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0221823U (en) * | 1988-07-11 | 1990-02-14 |
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