JPS61112351A - Semiconductor device - Google Patents

Semiconductor device

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Publication number
JPS61112351A
JPS61112351A JP23312084A JP23312084A JPS61112351A JP S61112351 A JPS61112351 A JP S61112351A JP 23312084 A JP23312084 A JP 23312084A JP 23312084 A JP23312084 A JP 23312084A JP S61112351 A JPS61112351 A JP S61112351A
Authority
JP
Japan
Prior art keywords
blocks
power supply
pellet
block
wiring
Prior art date
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Pending
Application number
JP23312084A
Other languages
Japanese (ja)
Inventor
Tadayuki Taneoka
種岡 忠行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

PURPOSE:To reduce a temperature difference between an acceptable block and a defective block due to heat generation in a circuit on the operation of a pellet, and to prevent the generation of stress between both blocks by connecting even the defective block to a power supply wiring. CONSTITUTION:A plurality of circuit blocks 9 are electrically connected mutu ally to a wafer, thus forming a full wafer LSI 2. Even a defective block 10 is connected electrically to a power supply wiring 14 regarding a power supply electrode 13a among electrode 13 shaped onto the upper surface of an silicon substrate 12, thus supplying currents. Signal electrodes disposed in the left direction of the power supply electrode 13a is connected electrically to a second wiring 14a in an acceptable block 11, but they are unnecessitated in the defective block, thus resulting in no electrical connection.

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、ペレットにおける配線形成に関し、特に、半
導体装置の信鎖性向上に適用して有効な技術に関するも
のである。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to the formation of wiring in pellets, and particularly to a technique that is effective when applied to improving the reliability of semiconductor devices.

〔背景技術〕[Background technology]

大型計算機等の電子装置システムの大型化に伴い、該シ
ステムを構成する半導体装置間の配線、または半導体装
置の実装基板間の配線等の長い配線は、前記大型計算機
等の信号処理の高速化にとって大きな障害となり、また
電力の浪費の原因ともなる。
As electronic equipment systems such as large-scale computers become larger, long wiring such as wiring between semiconductor devices constituting the system or wiring between mounting boards of semiconductor devices is becoming increasingly difficult to increase the speed of signal processing in the large-scale computers. This becomes a major hindrance and also causes a waste of electricity.

そこで、前記ノステムを構成する半導体装置に搭載され
ている複数のペレットに対応する回路ブロックを大型の
同一ペレット上に形成することにより、前記の半導体装
置間等の長い配線を排除することができ、前記システム
の高密度化ができるので、大型針g機等の性能向上と同
時に装置の小型化をも達成することが考えら4.る。
Therefore, by forming circuit blocks corresponding to the plurality of pellets mounted on the semiconductor devices constituting the Nostem on the same large pellet, it is possible to eliminate long wiring between the semiconductor devices, etc. 4. It is possible to increase the density of the system, so it is possible to improve the performance of large needle g machines and at the same time reduce the size of the device. Ru.

このような考えに基づいて、一枚のウェハ上に多数の回
路ブロックを形成し、各ブロック間の配線をもウェハ上
で行わしめ、ウェハ全体で1つのLSI(大規模集積回
路)を形成することもできる(以下、フルウェハLSI
と称す)。
Based on this idea, a large number of circuit blocks are formed on a single wafer, wiring between each block is also performed on the wafer, and the entire wafer forms one LSI (large-scale integrated circuit). (hereinafter referred to as full wafer LSI)
).

前記フルウェハLSIは、これを1または数枚用いるこ
とにより、高速の超大型計算機をも極めて小型の装置に
することを可能にするものである。
By using one or several full wafer LSIs, it is possible to make even a high-speed ultra-large computer into an extremely compact device.

一般に、ウェハはシリコン等の単結晶で形成されており
、前記の如き大型のウェハを得るためには径の大きな弔
結晶を形成する必要がある。
Generally, wafers are made of a single crystal such as silicon, and in order to obtain such a large wafer as described above, it is necessary to form a large diameter crystal.

しかし、格子欠陥のない完全な単結晶を得ることは難し
く、大径になる程その傾向が大きい、したがワて、ウェ
ハ上に多数の回路ブロックを形成して前記フルウェハL
SIを形成しても、不良ブロックが、それも不特定の場
所に発生することになる。そこで、通常は良ブロックの
みを電気的に[妾続することにより、フルウェハLSI
を形成する。
However, it is difficult to obtain a perfect single crystal with no lattice defects, and this tendency increases as the diameter increases.
Even if SI is formed, bad blocks will still occur at unspecified locations. Therefore, usually only good blocks are connected electrically to complete the full wafer LSI.
form.

ところが、1iiI記フルウエハを搭載してなる半導体
装置を作動せしめると、電気的に導通されている良ブロ
ックのみに発熱が起こることになるため、良ブロックお
よび不良ブロックの間で熱膨張に伴う歪みが生しること
になり、ペレットクラック等の半導体装lの信頼性低下
を来す原因となる。こ、の現象は良ブロックまたは不良
ブロックが局部的に偏在して形成されている場合には特
に問題になることが、本発明者により見い出された。
However, when a semiconductor device equipped with the full wafer described in 1iii is operated, heat is generated only in the electrically conductive good blocks, so distortion due to thermal expansion occurs between the good blocks and the bad blocks. This can cause pellet cracks and other problems that reduce the reliability of the semiconductor device. The inventors have discovered that this phenomenon becomes particularly problematic when good blocks or bad blocks are locally unevenly distributed.

なお、フルウェハLSIに関する特許の例としては、特
公昭48−5867号がある。
Note that an example of a patent related to a full wafer LSI is Japanese Patent Publication No. 5867/1983.

(発明の目的〕 本発明の目的は、ペレットの配線形成、特に複数の回路
ブロックで形成されている大型ペレットの配線形成に関
し、該ペレットを搭載してなる半導体装置の信輔性向上
に適用して有効な技術を提供することにある。
(Object of the Invention) An object of the present invention is to apply the wiring formation of a pellet, particularly to the wiring formation of a large pellet formed of a plurality of circuit blocks, to improve the reliability of a semiconductor device equipped with the pellet. Our goal is to provide effective technology.

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
A brief overview of typical inventions disclosed in this application is as follows.

すなわち、複数の回路ブロックが形成されているペレッ
トが搭載されてなる半導体装置について、通常は電気的
接続を行わない不良ブロックについでも電源配線との接
続を行うことにより、ペレット作動時におけるペレット
の発熱に伴い良ブロックと不良フ・っ7りとの間に温度
較差力、生しること          パ(を防止で
きることから、前記ペレットに不良ブロックが局部的に
偏在して形成されている場合であっても該ペレットに熱
応力の発生を有効に防止でき、前記目的が達成されるも
のである。
In other words, for a semiconductor device mounted with a pellet in which multiple circuit blocks are formed, by connecting the power supply wiring even to a defective block that normally does not have electrical connection, the heat generation of the pellet when the pellet is operated can be reduced. Due to this, it is possible to prevent the temperature difference between the good blocks and the bad blocks. Also, thermal stress can be effectively prevented from occurring in the pellets, and the above object can be achieved.

〔実施例1〕 第1図は、本発明による実施例1である半導体装置に搭
載されているペレットの概略を、その拡大部分断面図で
示すものである。
[Example 1] FIG. 1 is an enlarged partial cross-sectional view schematically showing a pellet mounted on a semiconductor device according to Example 1 of the present invention.

第2図は、本実施例の半導体装置をそのほぼ中心を切る
面における断面図で示すものである。
FIG. 2 is a cross-sectional view of the semiconductor device of this embodiment taken approximately at its center.

本実施例1の半導体装置は、熱転4性が優れ、かつ熱膨
張係数がシリコンのそれに近似しているソリコンカーバ
イドを主成分とするセラミック材料(特開昭57−25
91号公報参照)でパッケージ基板lが形成されており
、該基板I上にはウェハ全体で形成されてなるフルウェ
ハLSI2が金−シリコン共晶3で取り付けられ、該フ
ルウェハLSI2は周囲に形成されているポンディング
パノドで基板周囲の外部端子4とワイヤ5を介して電気
的に接続され、さらにシリコンカーバイドを主成分とす
る材料で形成されているキャップ6を低融点ガラス7で
基板lに接着することにより、パフケージ内部を気密封
止してなるものである。
The semiconductor device of Example 1 is made of a ceramic material (Japanese Patent Laid-Open No. 57-25
A package substrate I is formed using a package substrate (see Japanese Patent No. 91), and a full wafer LSI 2 formed of the entire wafer is mounted on the substrate I using gold-silicon eutectic 3, and the full wafer LSI 2 is formed around the substrate I. It is electrically connected to the external terminal 4 around the substrate via a wire 5 using a bonding panod, and a cap 6 made of a material mainly composed of silicon carbide is bonded to the substrate l using a low melting point glass 7. By doing so, the inside of the puff cage is hermetically sealed.

なお、基板1真面にはアルミニウム製の液冷式ヒートシ
ンク8が接着剤で取り付けられ、放熱効果を高め、半導
体装置の信幀性向上をも図っているものである。このヒ
ートシンク8は矢印方向に水等の液体を流すことにより
強力な冷却効果を発揮するものである。
A liquid-cooled heat sink 8 made of aluminum is attached to the front surface of the substrate 1 with adhesive to enhance the heat dissipation effect and improve the reliability of the semiconductor device. This heat sink 8 exhibits a strong cooling effect by flowing liquid such as water in the direction of the arrow.

本実施例1の半導体装置は、第3図に示す如く1枚のウ
ェハからなる大型ペレットを搭載してなるもので、該ウ
ェハには複数の回路ブロック9が、互いに電気的に結び
付けられてフルウェハLSI2が形成されているもので
ある。
As shown in FIG. 3, the semiconductor device of the first embodiment is equipped with a large pellet made of one wafer, and a plurality of circuit blocks 9 are electrically connected to each other to form a full wafer. This is where LSI2 is formed.

本実施例1におけるフルウェハLSI2は、前記第3図
において斜線を付して示す不良ブロック10が、図中右
下半分に集中して存在するものである。
In the full wafer LSI 2 according to the first embodiment, the defective blocks 10 indicated by diagonal lines in FIG. 3 are concentrated in the lower right half of the figure.

この不良ブロックは、回路ブロック形成が完了した後、
各ブロックの電極でプローブ検査を行うことにより容易
に検出することができるものであ通常、前記不良ブロッ
クには電力を供給する必要がないため電気的接続を行わ
ない。
This defective block will be removed after the circuit block formation is completed.
This can be easily detected by performing a probe test on the electrodes of each block, and normally there is no need to supply power to the defective block, so no electrical connection is made to the defective block.

ところが、電気的接続が行われている良ブロックにおい
ては、動作時に発熱現象が伴い咳良ブロックの温度が上
昇するため、良ブロックと不良ブロックとの間に温度較
差が生じることになる。
However, in a good block that is electrically connected, a heat generation phenomenon occurs during operation, and the temperature of the good block increases, resulting in a temperature difference between the good block and the bad block.

この温度較差は、前記ブロック間に応力を発生させる原
因となり、ひいてはペレットクラック等の半導体装置の
信頼性を低下させる原因となるものである。
This temperature difference causes stress to be generated between the blocks, which in turn causes pellet cracks and other problems that reduce the reliability of the semiconductor device.

前記温度較差に起因する応力は、第3図に示すように不
良ブロックが大きく片寄って形成されている(偏在して
いる)場合に特に大きくなるため問題である。
The stress caused by the temperature difference is a problem because it becomes especially large when the defective blocks are formed in a highly uneven manner (unevenly distributed) as shown in FIG.

本実施例1においては、前記問題を解消するため、不良
ブロックについても、第1図に示すように電源配線との
電気的接続を行うことにより、不良ブロックを加熱する
ために所定の電流を供給できるようにしたものである。
In the first embodiment, in order to solve the above problem, the defective block is also electrically connected to the power supply wiring as shown in FIG. 1, so that a predetermined current is supplied to heat the defective block. It has been made possible.

すなわち、第1図では一点鎖線で区分して示す不良ブロ
ック10および良ブロック11の2つで本実施例1の半
導体装置に搭載されているフルウェハLSIの特徴を示
しているが、各ブロックが形成されているノリコン基板
12の上面に形成されている電極13のうち、電i!I
X TM、m 13 aについては不良ブロックにおい
てもtIIIi!配線14と電気的に接続せしめること
により、不良ブロックIOへも?lt流供給をできるよ
う、にしたものである。
That is, in FIG. 1, the characteristics of the full wafer LSI mounted on the semiconductor device of this embodiment 1 are shown by two defective blocks 10 and good blocks 11, which are indicated by dashed lines. Among the electrodes 13 formed on the upper surface of the Noricon substrate 12, the electric i! I
For X TM, m 13 a, tIIIi! even in bad blocks! By electrically connecting it to the wiring 14, can it also be connected to the defective block IO? It is designed so that it can supply 100 liters of water.

なお、前記両ブロックにおける電極のうち電源電極13
aの左方向に配列されている信号電極は、良ブロック1
1においては第2配kA l 4 aと電気的に接続さ
れているが、不良ブロックにおいては不要であるため電
気的接続が行われていない。
Note that among the electrodes in both blocks, the power supply electrode 13
The signal electrodes arranged to the left of a are good block 1.
In No. 1, it is electrically connected to the second distribution kA l 4 a, but in the defective block, the electrical connection is not made because it is unnecessary.

前記シリコン基板12上面に形成するt8iiおよび配
線は、通常のりソグラフィ技術、たとえばコンピュータ
制御による電子線直溝技術により容易に形成することが
できるものである。
The t8ii and wiring formed on the upper surface of the silicon substrate 12 can be easily formed by ordinary lithography technology, for example, computer-controlled electron beam straight groove technology.

すなわち、回路ブロック形成後シリコン基板12上面の
絶縁層(図示せず)の上に第1配線をアルミニウムで蒸
着形成し、その」二に第1絶縁層15を窒化ケイ素で形
成し、次に該絶縁層15の所定位置をエツチングで穿孔
して第1配線の一部を露出せしめ電源電極j3a等の電
極13を形成、その後電極13と接続するようにアルミ
ニウムを蒸着して第2配線14を形成する。その後、同
一工程を経て第2絶縁116、電源配線14および第3
絶縁層17を形成して完成されるものである。
That is, after the circuit block is formed, a first wiring is formed by vapor deposition of aluminum on an insulating layer (not shown) on the upper surface of the silicon substrate 12, and then a first insulating layer 15 is formed of silicon nitride. A predetermined position of the insulating layer 15 is etched to expose a part of the first wiring to form the electrodes 13 such as the power supply electrode j3a, and then aluminum is vapor deposited to connect to the electrode 13 to form the second wiring 14. do. After that, through the same process, the second insulator 116, the power supply wiring 14 and the third
This is completed by forming an insulating layer 17.

不良ブロックについては、NB1t8i!13 aにつ
いてのみ、前記工程の処理が行われ、電源配線14との
接続がJ!成されているが、他の信号用等の電極13に
ついては電気的接続が行われていないものである。
For bad blocks, NB1t8i! 13a, the process described above is performed, and the connection with the power supply wiring 14 is made with J! However, the electrodes 13 for other signals etc. are not electrically connected.

〔実施例2〕 第4図は、本発明による実施例2である半4体’AMに
)5MされているフルウェハLSIについて回路ブロッ
クの良、不良の分布状態をその平面図で示すものである
[Example 2] Fig. 4 is a plan view showing the distribution of good and defective circuit blocks for a full wafer LSI which is made up of 5M in a half-quad AM, which is Example 2 of the present invention. .

本実施例2の半導体装置は、前記実施例1と同様のもの
であり、単に良ブロックと不良ブロックの分布が異なる
だけである。このように、不良ブロックIOが中心部に
集中するよう偏在している場合にも、本発明はこれに通
用して掻めで有効なものである。
The semiconductor device of the second embodiment is similar to the first embodiment, and the only difference is the distribution of good blocks and bad blocks. As described above, even when the defective blocks IO are concentrated in the center, the present invention is applicable to this case and is effective.

〔効果〕〔effect〕

(l)、複数の回路ブロックが形成されているペレット
が搭載されてなる半導体装置について、不良ブロックに
ついても電源配線との接続を行うことにより、ペレット
作動時の回路における発熱による良ブロックと不良ブロ
ックとの間の温度較差を減少またはその発生を防止でき
るので、温度較差に起因する両ブロック間の応力発生を
防止できる。
(l) For semiconductor devices mounted with pellets on which multiple circuit blocks are formed, by connecting defective blocks to power supply wiring, good blocks and defective blocks due to heat generation in the circuit when the pellet is operated. Since it is possible to reduce or prevent the temperature difference between the two blocks, it is possible to prevent stress from occurring between both blocks due to the temperature difference.

(2)、前記fi+により、ペレットクラック等の発生
を防止できるので、半導体装置の信頼性を向上させるこ
とができる。
(2) The fi+ can prevent the occurrence of pellet cracks and the like, thereby improving the reliability of the semiconductor device.

(3)、多数の回路ブロックが形成されている大型ペレ
7)において、不良ブロックが部分的に偏在している場
合に、前記filを適用することにより、特に優れた効
果が得られる。
(3) In the case where defective blocks are partially unevenly distributed in the large plate 7) in which a large number of circuit blocks are formed, particularly excellent effects can be obtained by applying the above-mentioned fil.

(4)、前記(3)に記載するペレットが、フルウェハ
しSlである場合は極めて有効である。
(4) It is extremely effective when the pellet described in (3) above is a full wafer Sl.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the Examples and can be modified in various ways without departing from the gist thereof. Nor.

たとえば、ベレットとしてはフルウェハLSIについて
のみ説明したが、これに限らず複数の回路ブロックが形
成されているベレットであれば如何なるものについても
適用できるものである。
For example, although only a full wafer LSI has been described as a pellet, the present invention is not limited to this and can be applied to any pellet in which a plurality of circuit blocks are formed.

また、フルウェハについては不良ブロックの分布状態が
、第3図または第4図に示すものについて説明したが、
これらはあくまでも典型的パターンを示すものであり、
これらのパターンに限定されるものでないことはいうま
でもない。
In addition, for a full wafer, the distribution state of defective blocks was explained as shown in FIG. 3 or FIG.
These are just typical patterns.
It goes without saying that the patterns are not limited to these patterns.

さらに、不良ブロックは多数隣接形成されているものに
限られるものでなく、複数が隣接されているものに適用
する場合にその効果が大きいものであるが、華独形成さ
れている不良ブロックについても当然に適用できるもの
である。
Furthermore, the bad blocks are not limited to those that are formed in large numbers adjacent to each other, and the effect is greatest when applied to blocks that are formed adjacent to each other. This is naturally applicable.

〔利用分野〕[Application field]

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるセラミックパッケー
ジからなる半導体装置に通用した場合について説明した
が、それに限定されるものではなく、たとえば、充分な
放熱手段が講しであるものであれば、基板がプリント基
板等の樹脂で形成されてなる半導体装置についても、適
用してを効な技術である。
In the above explanation, the invention made by the present inventor was mainly applied to a semiconductor device made of a ceramic package, which is the background field of application, but the invention is not limited to this. If the means are appropriate, this technique can also be applied to semiconductor devices whose substrates are made of resin, such as printed circuit boards.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明による実施例1の半導体装置に搭載さ
れているペレットを示す概略部分断面図、第2図は、本
実施例1の半導体装置を示す断面図、 第3図は、本実施例1に適用されるペレットを示す概略
平面図、 第4図は、本発明による実施例2である半導体装置に搭
載されているベレットを示す概略平面図である。   
                         
ハエ・・・基板、2・・・フルウェハLSI、3・・ 
金−ノリコン共品、4・ ・外部端子、5・ ・ワイヤ
、6・・・キャップ、7・・・低融点ガラス、8・・・
ヒートノンク、9・・・回路ブロック、10・・・不良
ブロック、11・・・良ブロック、12・・・シリコン
it、13・・・電極、13a・・・電源電極、14・
・・電源配線、14a・・・第2配線、15・・・第1
絶縁層、16・・・第2絶縁層、17・・・第3絶縁層
。 代理人 弁理士  高 橋 明 き \。 X7・ ゝ。′ 第  1  図 第  2  図
FIG. 1 is a schematic partial cross-sectional view showing a pellet mounted on a semiconductor device of Example 1 according to the present invention, FIG. 2 is a cross-sectional view showing the semiconductor device of Example 1, and FIG. A schematic plan view showing a pellet applied to Example 1. FIG. 4 is a schematic plan view showing a pellet mounted on a semiconductor device according to Example 2 of the present invention.

Flies...Substrate, 2...Full wafer LSI, 3...
Gold-Noricon, 4. External terminal, 5. Wire, 6. Cap, 7. Low melting point glass, 8.
Heat nonch, 9... Circuit block, 10... Bad block, 11... Good block, 12... Silicon IT, 13... Electrode, 13a... Power supply electrode, 14...
...power supply wiring, 14a...second wiring, 15...first
Insulating layer, 16... second insulating layer, 17... third insulating layer. Agent: Patent attorney Akira Takahashi \. X7・ゝ. ' Figure 1 Figure 2

Claims (1)

【特許請求の範囲】 1、複数の回路ブロックで形成されているペレットが搭
載されてなる半導体装置であって、不良ブロックについ
ても電源配線との電気的接続が行われている半導体装置
。 2、ペレットがフルウェハLSIであることを特徴とす
る特許請求の範囲第1項記載の半導体装置。 3、不良ブロックがペレットに偏在して形成されている
ことを特徴とする特許請求の範囲第1項または第2項記
載の半導体装置。
[Scope of Claims] 1. A semiconductor device on which a pellet formed of a plurality of circuit blocks is mounted, in which even defective blocks are electrically connected to power supply wiring. 2. The semiconductor device according to claim 1, wherein the pellet is a full wafer LSI. 3. The semiconductor device according to claim 1 or 2, wherein the defective blocks are unevenly distributed in the pellet.
JP23312084A 1984-11-07 1984-11-07 Semiconductor device Pending JPS61112351A (en)

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JP23312084A JPS61112351A (en) 1984-11-07 1984-11-07 Semiconductor device

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JP (1) JPS61112351A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6415184A (en) * 1987-07-08 1989-01-19 Tadano Tekkosho Kk Method for coating cylindrical structure

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JPS6415184A (en) * 1987-07-08 1989-01-19 Tadano Tekkosho Kk Method for coating cylindrical structure

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