JPS61112347A - 自己増殖型半導体装置 - Google Patents
自己増殖型半導体装置Info
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- JPS61112347A JPS61112347A JP59234611A JP23461184A JPS61112347A JP S61112347 A JPS61112347 A JP S61112347A JP 59234611 A JP59234611 A JP 59234611A JP 23461184 A JP23461184 A JP 23461184A JP S61112347 A JPS61112347 A JP S61112347A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体装置として製造された後、外部制御信
号に基づいて所望する新たな論理回路機能を内部に付加
することができる半導体装置に係り、外部からの刺激に
対して適正な応答をなし得るよう自ら学習していくいわ
ゆる人工知能の基礎単位として使用され得る自己増殖型
半導体装置に関する。
号に基づいて所望する新たな論理回路機能を内部に付加
することができる半導体装置に係り、外部からの刺激に
対して適正な応答をなし得るよう自ら学習していくいわ
ゆる人工知能の基礎単位として使用され得る自己増殖型
半導体装置に関する。
［発明の技術的背景とその問題点］
半導体集積回路の一層の高集積度化により、大規模な論
理回路を備えた計算傭等のシステムが実現されている。
理回路を備えた計算傭等のシステムが実現されている。
これはもはや計算癲の域を越えて、外部からの刺激（入
力信号）に応答する（出力信号）一つの論理システムと
言える。このような論理システムでは、外部からの刺激
に対して適切な応答を短時間で出力することが望ましい
。しかしながら、システム内部の論理回路の機能は半導
体集積回路としての設計の段階で予め決められたもので
あり、一定の刺激に対する論理の推移は常に一定であり
、その能率速度は改善されない。また、自身が持つ論理
回路で処理できない刺激に対しては応答が不可能である
。すなわち、このようなシステムでは設計者を越えるこ
とはできず、自身で自己の能力を開発し得る人工知能に
到達するには現在の計算閤技術の延長では何かが不足し
ていることは明らかである。そしてその不足しているも
のが何かについては、自己発展型論理回路の代表である
生体、特に人間の頭脳の研究によりかなり判明されつつ
ある。人間の頭脳の内部においても論理の推移は半導体
装置内部と同様に電気信号の伝達によってなされており
、回路の基本構成単位は電気信号を伝達する神経と何本
かの神経の集合点であるシノプス（神経節）である。半
導体装置と対比させるならばこのシノプスはゲートに相
当し、神経はゲートどうしを議ぶ配線に相当している。
力信号）に応答する（出力信号）一つの論理システムと
言える。このような論理システムでは、外部からの刺激
に対して適切な応答を短時間で出力することが望ましい
。しかしながら、システム内部の論理回路の機能は半導
体集積回路としての設計の段階で予め決められたもので
あり、一定の刺激に対する論理の推移は常に一定であり
、その能率速度は改善されない。また、自身が持つ論理
回路で処理できない刺激に対しては応答が不可能である
。すなわち、このようなシステムでは設計者を越えるこ
とはできず、自身で自己の能力を開発し得る人工知能に
到達するには現在の計算閤技術の延長では何かが不足し
ていることは明らかである。そしてその不足しているも
のが何かについては、自己発展型論理回路の代表である
生体、特に人間の頭脳の研究によりかなり判明されつつ
ある。人間の頭脳の内部においても論理の推移は半導体
装置内部と同様に電気信号の伝達によってなされており
、回路の基本構成単位は電気信号を伝達する神経と何本
かの神経の集合点であるシノプス（神経節）である。半
導体装置と対比させるならばこのシノプスはゲートに相
当し、神経はゲートどうしを議ぶ配線に相当している。
ところで、人間の知能の特徴は学習にある。これは頭脳
内の回路レベルで考えるならば、シノブスを結ぶ神経が
増加していくことに対応する。すなわち、新たな刺激に
応じて複数個のシノブスを結ぶ論理回路が形成され、こ
れによって応答が可能になるわけである。
内の回路レベルで考えるならば、シノブスを結ぶ神経が
増加していくことに対応する。すなわち、新たな刺激に
応じて複数個のシノブスを結ぶ論理回路が形成され、こ
れによって応答が可能になるわけである。
以上の点が人工知能の鍵であることが判明した。
しかるに、従来の計算礪の欠点は計算医自体が自ずから
論理回路を構成する手立てがなく、自身で自己の能力を
増加し得ないことにある。 １゛曳［発
明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は外部からの入力に応答して自己の論理
機能を増加させることが可能であり、もって人工知能の
基本構成要素となり得る自己増殖型半導体装置を提供す
ることにある。
論理回路を構成する手立てがなく、自身で自己の能力を
増加し得ないことにある。 １゛曳［発
明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は外部からの入力に応答して自己の論理
機能を増加させることが可能であり、もって人工知能の
基本構成要素となり得る自己増殖型半導体装置を提供す
ることにある。
（発明の概要コ
上記目的を達成するためこの発明の自己増殖型半導体装
置にあっては、予め半導体装置内に複数個のゲート素子
を形成しておき、これらゲート素、 子相互間の配線
を半導体装置内の他の論理回路部における論理判断に応
じて選択的に形成することによって、新たな論理回路を
自ずから付加するようにしている。
置にあっては、予め半導体装置内に複数個のゲート素子
を形成しておき、これらゲート素、 子相互間の配線
を半導体装置内の他の論理回路部における論理判断に応
じて選択的に形成することによって、新たな論理回路を
自ずから付加するようにしている。
し発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る自己増殖型半導体装置の一実施
例の構成を示す回路図である。この回路は半導体基板内
に複数個のゲート素子例えばＭＯＳトランジスタが形成
されている。この例ではＱｌないしＱ３の３個のＭＯＳ
）−ランジスタが形成された状態が示されている。さら
に上記半導体基板の表面上には絶縁膜が設けられており
、この絶縁膜内には破線で示すように、互いに並行に複
数の第１の配線Ｎ１．Ｎ２．Ｎ３．・・・が形成されて
おり、同様にこれら複数の第１の配置１Ｎ１．Ｎ２゜Ｎ
３．・・・と交差する方向に破線で示すような複数の第
２の配線Ｍ１．Ｍ２．Ｍ３．・・・が第１の配線と絶縁
された状態で形成されている。さらに図中実線で示すよ
うに、上記配線ＮおよびＭとは独立し、上記各ＭＯＳト
ランジスタＱ１ないしＱ３のゲート、ソース、ドレイン
相互間を接続する配線Ｐが上記絶縁膜内に設けられてい
る。そして上記配Ｉ！Ｐの途中の、上記配線ＮとＭの任
意の交点には白抜きの丸印および黒く塗りつぶした丸印
で示される接続節点Ａ、Ｂが予め設けられている。
例の構成を示す回路図である。この回路は半導体基板内
に複数個のゲート素子例えばＭＯＳトランジスタが形成
されている。この例ではＱｌないしＱ３の３個のＭＯＳ
）−ランジスタが形成された状態が示されている。さら
に上記半導体基板の表面上には絶縁膜が設けられており
、この絶縁膜内には破線で示すように、互いに並行に複
数の第１の配線Ｎ１．Ｎ２．Ｎ３．・・・が形成されて
おり、同様にこれら複数の第１の配置１Ｎ１．Ｎ２゜Ｎ
３．・・・と交差する方向に破線で示すような複数の第
２の配線Ｍ１．Ｍ２．Ｍ３．・・・が第１の配線と絶縁
された状態で形成されている。さらに図中実線で示すよ
うに、上記配線ＮおよびＭとは独立し、上記各ＭＯＳト
ランジスタＱ１ないしＱ３のゲート、ソース、ドレイン
相互間を接続する配線Ｐが上記絶縁膜内に設けられてい
る。そして上記配Ｉ！Ｐの途中の、上記配線ＮとＭの任
意の交点には白抜きの丸印および黒く塗りつぶした丸印
で示される接続節点Ａ、Ｂが予め設けられている。
白扱きの丸印で示される接続節点Ａではもともとその丸
印の両側の配Ｉ！Ｐは接続されておらず、その交点で交
わっている配ｌ！Ｎと配線Ｍとの間に所定の電圧信号を
印加することにより、その丸印の両側の配線Ｐが相互に
接続されるようになっている。他ｂ１黒く塗りつぶした
丸印で示される接続節点Ｂではもともとその丸印の両側
の配ＩＭＦは相互に接続されており、その交点で交わっ
ている配ＩＮと配線Ｍとの間に所定の電圧信号を印加す
ることにより、そのとき印加された電圧の陽性に応じて
配−Ｐがその丸印の部分の配線Ｎ、Ｍのいずれか一方と
接続されるようになっている。例えば、配線Ｎ７とＭ２
との交点に存在する接続節点Ｂで、一方の配線Ｎ７が高
電位となるように配線Ｎ７とＭ２との間に所定の電圧を
印加すると、配置！Ｐはこの接続節点Ｂで配線Ｎと接続
される。
印の両側の配Ｉ！Ｐは接続されておらず、その交点で交
わっている配ｌ！Ｎと配線Ｍとの間に所定の電圧信号を
印加することにより、その丸印の両側の配線Ｐが相互に
接続されるようになっている。他ｂ１黒く塗りつぶした
丸印で示される接続節点Ｂではもともとその丸印の両側
の配ＩＭＦは相互に接続されており、その交点で交わっ
ている配ＩＮと配線Ｍとの間に所定の電圧信号を印加す
ることにより、そのとき印加された電圧の陽性に応じて
配−Ｐがその丸印の部分の配線Ｎ、Ｍのいずれか一方と
接続されるようになっている。例えば、配線Ｎ７とＭ２
との交点に存在する接続節点Ｂで、一方の配線Ｎ７が高
電位となるように配線Ｎ７とＭ２との間に所定の電圧を
印加すると、配置！Ｐはこの接続節点Ｂで配線Ｎと接続
される。
第２図は上記白丸で示される接続節点Ａの部分の具体的
な構成を示す断面図である。前記のように配線Ｍ、Ｎお
よびＰはそれぞれ半導体基板（図示せず）の表面上の絶
縁膜１１内に例えばアルミニューム等の導電性の高い材
料で構成されており、第１の配線Ｎ ｉ、を最上層部に
、接続されていない配−線Ｐの両方Ｐ１．Ｐ２はその下
層部に、さらに第２の配線Ｍは最下層部にそれぞれ形成
されている。
な構成を示す断面図である。前記のように配線Ｍ、Ｎお
よびＰはそれぞれ半導体基板（図示せず）の表面上の絶
縁膜１１内に例えばアルミニューム等の導電性の高い材
料で構成されており、第１の配線Ｎ ｉ、を最上層部に
、接続されていない配−線Ｐの両方Ｐ１．Ｐ２はその下
層部に、さらに第２の配線Ｍは最下層部にそれぞれ形成
されている。
なお、上記配線Ｐ１．Ｐ２は一部が重なり合っており、
この重なり合っている部分の絶縁１１１１１ａの厚みは
他の部分よりも十分に薄くされている。そして上記第１
の配ａＮと配線Ｐの一方の配置１Ｐ１とは無極性のツェ
ナーダイオードもしくはそれと同等の特性を有する双方
向定電圧素子１２を介して接続されており、第２の配Ｍ
Ｍと配線Ｐの他方の配線Ｐ２も双方向定電圧素子１３を
介して接続されている。
この重なり合っている部分の絶縁１１１１１ａの厚みは
他の部分よりも十分に薄くされている。そして上記第１
の配ａＮと配線Ｐの一方の配置１Ｐ１とは無極性のツェ
ナーダイオードもしくはそれと同等の特性を有する双方
向定電圧素子１２を介して接続されており、第２の配Ｍ
Ｍと配線Ｐの他方の配線Ｐ２も双方向定電圧素子１３を
介して接続されている。
第３図は上記黒丸で示される接続節点８の部分の具体的
な構成を示す断面図である。上記の場合と同様に配線Ｍ
、ＮおよびＰは例えばアルミニューム等の導電性の高い
材料で構成されており、第１の配線Ｎは最上層部に、こ
の部分で接続状態にされている”配線Ｐはその下層部に
、さらに第２の配ＩＢＭは最下層部にそれぞれ形成され
ている。また、上記配線ＮとＰとの間には配ｌＩＮと接
続されている配線Ｓ１が設けられており、この配ｓ＊ｓ
ｉと配線Ｐとの間には配線＄１側をカソードにしてダイ
オード１４が接続されている。同様に、上記配線ＭとＰ
との間には配線Ｍと接続されている配線Ｓ２が設けられ
ており、この配線Ｓ２と配線Ｐとの間には配線Ｓ２側を
カソードにしてダイオード１５が接続されている。なお
、上記配線Ｓ１およびＳ２それぞれと配線Ｐとの間の部
分の絶縁１１１１ｂ。
な構成を示す断面図である。上記の場合と同様に配線Ｍ
、ＮおよびＰは例えばアルミニューム等の導電性の高い
材料で構成されており、第１の配線Ｎは最上層部に、こ
の部分で接続状態にされている”配線Ｐはその下層部に
、さらに第２の配ＩＢＭは最下層部にそれぞれ形成され
ている。また、上記配線ＮとＰとの間には配ｌＩＮと接
続されている配線Ｓ１が設けられており、この配ｓ＊ｓ
ｉと配線Ｐとの間には配線＄１側をカソードにしてダイ
オード１４が接続されている。同様に、上記配線ＭとＰ
との間には配線Ｍと接続されている配線Ｓ２が設けられ
ており、この配線Ｓ２と配線Ｐとの間には配線Ｓ２側を
カソードにしてダイオード１５が接続されている。なお
、上記配線Ｓ１およびＳ２それぞれと配線Ｐとの間の部
分の絶縁１１１１ｂ。
１１ｃの厚みは前記絶縁１１１１ａと同様に他の部分よ
りも十分に薄くされている。
りも十分に薄くされている。
第４図は上記第３図で用いられている無極性のツェナー
ダイオードもしくはそれと同等の特性を有する双方向定
電圧素子１２．１３の一つの具体的構成を示す回路図で
ある。この素子は二つのツェナーダイオードＤｚ１．Ｄ
ｚ２を逆並列接続したものである。
ダイオードもしくはそれと同等の特性を有する双方向定
電圧素子１２．１３の一つの具体的構成を示す回路図で
ある。この素子は二つのツェナーダイオードＤｚ１．Ｄ
ｚ２を逆並列接続したものである。
このような構成において、いま第１図の白丸で示される
接続節点Ａの交点を通る第１および第２の配線Ｎ、Ｍ相
互間に通常の電源電圧よりも高い電圧を外部から印加し
たとする。すると、第２図で示される断面図において配
線Ｎ、Ｍ間に上記電圧が印加されることになり、この電
圧が前記双方向定電圧素子１２と１３の電圧の和の電圧
よりも高い場合には双方向定電圧素子１２．１３それぞ
れがオン状態となり、配線Ｐ１とＰ２との間に高電界が
印加される。これによって、上記両配！１１Ｐ１．Ｐ２
間に存在している膜薄の絶縁１［１１１ａに絶縁破壊が
生じて、配置１Ｐ１とＰ２とが接続される。
接続節点Ａの交点を通る第１および第２の配線Ｎ、Ｍ相
互間に通常の電源電圧よりも高い電圧を外部から印加し
たとする。すると、第２図で示される断面図において配
線Ｎ、Ｍ間に上記電圧が印加されることになり、この電
圧が前記双方向定電圧素子１２と１３の電圧の和の電圧
よりも高い場合には双方向定電圧素子１２．１３それぞ
れがオン状態となり、配線Ｐ１とＰ２との間に高電界が
印加される。これによって、上記両配！１１Ｐ１．Ｐ２
間に存在している膜薄の絶縁１［１１１ａに絶縁破壊が
生じて、配置１Ｐ１とＰ２とが接続される。
また、第１図の黒丸で示される接続節点Ｂの交点を通る
第１および第２の配ＩＮ、Ｍ相互間に、配線Ｎ側が高電
位となるような通常の電圧よりも高い電圧を外部から印
加したとする。これは第３図で示される断面図において
、配線Ｎ、Ｍ間に上記電圧が印加されることになる。こ
こで、配線Ｎ側が高電位にされているため、一方のダイ
オード１４は逆バイアス状態にされ、かつ他方のダイオ
ード１５は順バイアス状態にされる。従って、配線Ｓ１
と配線Ｐとの間に高電界が印加され、これによって上記
配線ｓｉ、ｐ間に存在している膜薄の絶縁１１１１ｂに
絶縁破壊が生じて、配線Ｓ１とＰとが、すなわち配線Ｎ
とＰとが接続される。他方、第１および第２の配線Ｎ、
Ｍ相互間に、配線Ｍ側が高電位となるような通常の電源
電圧よりも古い電圧を外部から印加したとすると、第３
図において今度は配線Ｍ側が高電位にされ、一方のダイ
オード１４は順バイアス状態にされ、かつ他方のダイオ
ード１５は逆バイアス状態にされる。従って、配線＄２
と配ＩＰとの間に高電界が印加され、これによって上記
配線Ｓ２．Ｐ間に存在している膜薄の絶縁膜１１Ｃに絶
縁破壊が生じて、配線Ｓ２とＰとが、すなわち配線Ｍと
Ｐとが接続される。
第１および第２の配ＩＮ、Ｍ相互間に、配線Ｎ側が高電
位となるような通常の電圧よりも高い電圧を外部から印
加したとする。これは第３図で示される断面図において
、配線Ｎ、Ｍ間に上記電圧が印加されることになる。こ
こで、配線Ｎ側が高電位にされているため、一方のダイ
オード１４は逆バイアス状態にされ、かつ他方のダイオ
ード１５は順バイアス状態にされる。従って、配線Ｓ１
と配線Ｐとの間に高電界が印加され、これによって上記
配線ｓｉ、ｐ間に存在している膜薄の絶縁１１１１ｂに
絶縁破壊が生じて、配線Ｓ１とＰとが、すなわち配線Ｎ
とＰとが接続される。他方、第１および第２の配線Ｎ、
Ｍ相互間に、配線Ｍ側が高電位となるような通常の電源
電圧よりも古い電圧を外部から印加したとすると、第３
図において今度は配線Ｍ側が高電位にされ、一方のダイ
オード１４は順バイアス状態にされ、かつ他方のダイオ
ード１５は逆バイアス状態にされる。従って、配線＄２
と配ＩＰとの間に高電界が印加され、これによって上記
配線Ｓ２．Ｐ間に存在している膜薄の絶縁膜１１Ｃに絶
縁破壊が生じて、配線Ｓ２とＰとが、すなわち配線Ｍと
Ｐとが接続される。
このようにこの実施例装置では、半導体装置として形成
された後からでも、外部から印加する制皿信号の電圧に
応じて任意の配線を施すことができ、これによって任息
礪能の論理回路を構成していくことができる。例えば、
第５図に示す論理回路はトランジスタＱ１ないしＱ３か
らなる２人力のナントゲート回路であるが、この論理回
路は前記第１図のように構成された回路に所定の配線を
施すことによって実現されるものである。従って、この
実施例回路では外部からの入力に応答して自己の論理機
能を増加させることが可能であり、人工知能の基本構成
要素となり得るものである。
された後からでも、外部から印加する制皿信号の電圧に
応じて任意の配線を施すことができ、これによって任息
礪能の論理回路を構成していくことができる。例えば、
第５図に示す論理回路はトランジスタＱ１ないしＱ３か
らなる２人力のナントゲート回路であるが、この論理回
路は前記第１図のように構成された回路に所定の配線を
施すことによって実現されるものである。従って、この
実施例回路では外部からの入力に応答して自己の論理機
能を増加させることが可能であり、人工知能の基本構成
要素となり得るものである。
第６図はこの発明の応用例装置の構成を示すブロック図
である。この装置は前記第１図のような回路を用いて、
さらに学習能力を付加させた自己増殖型半導体装置であ
る。
である。この装置は前記第１図のような回路を用いて、
さらに学習能力を付加させた自己増殖型半導体装置であ
る。
図において２１は前記第１図のような自己増殖懇能を有
する自己増殖部である。この自己増殖部２１における前
記複数の第１および第２の配置ｔ！Ｎ、 Ｍは制御部２
２に接続されており、ここで形成される新たな論理回路
の信号入出力端子は論理部２３に接続されている。論理
部２３は外部からの入力信号に基づき、まず自己の論理
機能を達成するのに必要な論理機能を上記自己増殖部２
１で形成するための処理を行なう。この処理結果に応じ
て上記制御部２２は、自己増殖部２１の前記複数の第１
および第２の配置１Ｎ、Ｍに選択的に電圧信号を印加す
る。これにより、自己増殖部２１では前記のようにして
配線が施されることにより所望する論理回路が形成され
る。このとき、記憶部２４は自己増殖部２１で配線Ｎ、
Ｍのどの交点がどのように接続されたかを ハ記憶
し、この記憶内容を論理部２３に与えることによって、
自己増殖部２１で新たな増殖を行なう際にこれを効率良
く行なえるようにしている。そして、論理部２３は、自
己増殖部２１における論理回路の形成が終了したならば
前記入力信号に対する論理演算を論理部２３内の論理回
路および自己増殖部２１で形成された新たな論理回路と
を用いて実行し、その結果を出力する。
する自己増殖部である。この自己増殖部２１における前
記複数の第１および第２の配置ｔ！Ｎ、 Ｍは制御部２
２に接続されており、ここで形成される新たな論理回路
の信号入出力端子は論理部２３に接続されている。論理
部２３は外部からの入力信号に基づき、まず自己の論理
機能を達成するのに必要な論理機能を上記自己増殖部２
１で形成するための処理を行なう。この処理結果に応じ
て上記制御部２２は、自己増殖部２１の前記複数の第１
および第２の配置１Ｎ、Ｍに選択的に電圧信号を印加す
る。これにより、自己増殖部２１では前記のようにして
配線が施されることにより所望する論理回路が形成され
る。このとき、記憶部２４は自己増殖部２１で配線Ｎ、
Ｍのどの交点がどのように接続されたかを ハ記憶
し、この記憶内容を論理部２３に与えることによって、
自己増殖部２１で新たな増殖を行なう際にこれを効率良
く行なえるようにしている。そして、論理部２３は、自
己増殖部２１における論理回路の形成が終了したならば
前記入力信号に対する論理演算を論理部２３内の論理回
路および自己増殖部２１で形成された新たな論理回路と
を用いて実行し、その結果を出力する。
このような自己増殖型半導体装置は人間の知能の特徴で
ある学習と同等の機能を持つことになる。
ある学習と同等の機能を持つことになる。
すなわち、新たな入力信号に応答して新たな論理回路が
形成され、これによって種々の入力信号に対する応答が
可能になるわけであり、自身で自己の能力を増加し得う
ることができる。
形成され、これによって種々の入力信号に対する応答が
可能になるわけであり、自身で自己の能力を増加し得う
ることができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記第１図の実施例では説明を簡単にするためにゲー
ト素子として一次元に配列した３四のトランジスタＱ１
ないしＱ３を示したが、これは実際には多層配線技術を
用いてより複雑なゲート配列を予め構成するようにして
も良い。
種々の変形が可能であることはいうまでもない。例えば
、上記第１図の実施例では説明を簡単にするためにゲー
ト素子として一次元に配列した３四のトランジスタＱ１
ないしＱ３を示したが、これは実際には多層配線技術を
用いてより複雑なゲート配列を予め構成するようにして
も良い。
またゲートとしてはＭＯＳトランジスタに限らすバイポ
ーラトランジスタ等種々の素子を用いることが可能であ
る。
ーラトランジスタ等種々の素子を用いることが可能であ
る。
［発明の効果コ
以上説明したようにこの発明によれば、外部からの入力
に応答して自己の論理機能を増加させることが可能であ
り、もって人工知能の基本構成要素となり得る自己増殖
型半導体装置を提供することができる。
に応答して自己の論理機能を増加させることが可能であ
り、もって人工知能の基本構成要素となり得る自己増殖
型半導体装置を提供することができる。
第１図はこの発明に係る自己増殖型半導体装置の一実施
例の構成を示す回路図、第２図は上記実施例回路の一部
分の具体的な構成を示す断面図、第３図は上記実施例回
路の他の部分の具体的な構成を示す断面図、第４図は上
記第３図で用いられている素子の一つの具体的構成を示
す回路図、第５図は上記実施例回路を用いて構成される
論理回路の一例を示す図、第６図はこの発明の応用例装
置の構成を示すブロック図である。 Ｎ・・・第１の配線、Ｍ・・・第２の配線、Ｐ・・・配
線、Ｑｌ、Ｑ２．Ｑ３・・・ゲート素子、１１・・・絶
縁膜、１１ａ、１１ｂ、 １１ｃｍ・・膜薄の絶縁膜、
１２．１３・・・双方向定電圧素子、１４．１５・・・
ダイオード、２１・・・自己増殖部、２２・・・制御部
、２３・・・論理部、２４・・・記憶部。 出願人代理人 弁理士 鈴江武彦 第１図 ＮＩ Ｎ２ Ｎ３ Ｎ４ Ｎ５ Ｎｂ
Ｎ７ Ｎ６ Ｎυ ＮＩＩＪ Ｎｌｌ第２図 第３図 第４図 第５図 Ｂ −Ｂ 第６図
例の構成を示す回路図、第２図は上記実施例回路の一部
分の具体的な構成を示す断面図、第３図は上記実施例回
路の他の部分の具体的な構成を示す断面図、第４図は上
記第３図で用いられている素子の一つの具体的構成を示
す回路図、第５図は上記実施例回路を用いて構成される
論理回路の一例を示す図、第６図はこの発明の応用例装
置の構成を示すブロック図である。 Ｎ・・・第１の配線、Ｍ・・・第２の配線、Ｐ・・・配
線、Ｑｌ、Ｑ２．Ｑ３・・・ゲート素子、１１・・・絶
縁膜、１１ａ、１１ｂ、 １１ｃｍ・・膜薄の絶縁膜、
１２．１３・・・双方向定電圧素子、１４．１５・・・
ダイオード、２１・・・自己増殖部、２２・・・制御部
、２３・・・論理部、２４・・・記憶部。 出願人代理人 弁理士 鈴江武彦 第１図 ＮＩ Ｎ２ Ｎ３ Ｎ４ Ｎ５ Ｎｂ
Ｎ７ Ｎ６ Ｎυ ＮＩＩＪ Ｎｌｌ第２図 第３図 第４図 第５図 Ｂ −Ｂ 第６図
Claims (3)
- （１）制御端子を有し、この制御端子に印加される信号
に応じて少なくとも一対の入出力端子間が導通状態もし
くは非導通状態に制御される複数個のゲート素子と、こ
れら複数個のゲート素子の制御端子および入出力端子相
互間の配線を制御信号に基づいて施す配線形成手段とを
具備したことを特徴とする自己増殖型半導体装置。 - （２）前記配線形成手段が絶縁膜を介して対向配置され
る少なくとも一対の配線からなり、この一対の配線相互
間に信号電圧を印加して上記絶縁膜に絶縁破壊を生じせ
しめることによりこの一対の配線相互間を結線するよう
に構成されている特許請求の範囲第１項に記載の自己増
殖型半導体装置。 - （３）制御端子を有し、この制御端子に印加される信号
に応じて少なくとも一対の入出力端子間が導通状態もし
くは非導通状態に制御される複数個のゲート素子および
これら複数個のゲート素子の制御端子および入出力端子
相互間の配線を制御信号に基づいて施す配線形成手段か
らなる自己増殖部と、上記自己増殖部と入出力信号が結
合され、外部からの入力信号に応じて自己の論理機能を
達成するのに必要な論理機能を上記自己増殖部で形成す
るために必要な処理を行なう論理部と、上記論理部の処
理結果に応じて上記自己増殖部の配線形成手段に対し上
記配線を施すための制御信号を供給する制御部とを具備
したことを特徴とする自己増殖型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234611A JPS61112347A (ja) | 1984-11-07 | 1984-11-07 | 自己増殖型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234611A JPS61112347A (ja) | 1984-11-07 | 1984-11-07 | 自己増殖型半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6221242A Division JP2566119B2 (ja) | 1994-09-16 | 1994-09-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112347A true JPS61112347A (ja) | 1986-05-30 |
Family
ID=16973751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59234611A Pending JPS61112347A (ja) | 1984-11-07 | 1984-11-07 | 自己増殖型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162535A (ja) * | 1990-08-01 | 1996-06-21 | Actel Corp | ユーザ構成可能な回路アレーアーキテクチャ |
-
1984
- 1984-11-07 JP JP59234611A patent/JPS61112347A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162535A (ja) * | 1990-08-01 | 1996-06-21 | Actel Corp | ユーザ構成可能な回路アレーアーキテクチャ |
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