JPS61110397A - ダイナミツク型半導体メモリ - Google Patents
ダイナミツク型半導体メモリInfo
- Publication number
- JPS61110397A JPS61110397A JP59232704A JP23270484A JPS61110397A JP S61110397 A JPS61110397 A JP S61110397A JP 59232704 A JP59232704 A JP 59232704A JP 23270484 A JP23270484 A JP 23270484A JP S61110397 A JPS61110397 A JP S61110397A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- electrode
- potential
- csn
- capacities
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１トランジスタ／セルのダイナミック型半導体
メモリに関する。
メモリに関する。
第３図は、一般的によく使われるＮチャネルＭＯ８構造
を有する１トランジスタ／セルのダイナミック型半導体
メモリのメモリ部を示す回路図ためのディジット線と、
トランスファーゲートトランジスタでｓｂ、ｗはトラン
スファーゲートトランジスタＱｉを選択するワード線、
ＶＢＧは基板電圧印加端子である。（以下、ディジット
線はＤ、トランス７アグートトランジスタはＱ、メモリ
容量はＣ３で代表させる。）第３図において、メモリ容
量部Ｃｓのもう一方の電極Ｖは電源端子又は接地端子に
接続されている。
を有する１トランジスタ／セルのダイナミック型半導体
メモリのメモリ部を示す回路図ためのディジット線と、
トランスファーゲートトランジスタでｓｂ、ｗはトラン
スファーゲートトランジスタＱｉを選択するワード線、
ＶＢＧは基板電圧印加端子である。（以下、ディジット
線はＤ、トランス７アグートトランジスタはＱ、メモリ
容量はＣ３で代表させる。）第３図において、メモリ容
量部Ｃｓのもう一方の電極Ｖは電源端子又は接地端子に
接続されている。
第４図は第３図の回路での、データの書込、保持、続出
し時におけるワード線Ｗ及びメモリ容量Ｃ５での電位波
形を示す動作波形図である。すなわち、メモリ容量Ｃ，
には書込みデータが高電位（以下、＠ｌ”レベルという
。）の場合は”工“レベルが、書込みデータが低電位（
以下、′ｏ＃レベルという。）の場合は″′ｏ＃レベル
が蓄えられる。
し時におけるワード線Ｗ及びメモリ容量Ｃ５での電位波
形を示す動作波形図である。すなわち、メモリ容量Ｃ，
には書込みデータが高電位（以下、＠ｌ”レベルという
。）の場合は”工“レベルが、書込みデータが低電位（
以下、′ｏ＃レベルという。）の場合は″′ｏ＃レベル
が蓄えられる。
一般に多く用いられている従来の１トランジスリ容量Ｃ
ｓは接合容量とＭＯＳ（金属−酸化膜一半導体）容量の
２つの容量部から成っておシ、１トランジスタ／セルの
ダイナミック型半導体メモリの重要な特性の１つである
リフレッシュサイクルタイム（データ保持時間二以下、
ｔＲＩＰという。）は、これら容量部でのリーク電流に
よって決定される。すなわちリーク電流が大きいメモリ
容量でのｔＲＥＦは短く、リーク電流の小さいメモリ容
量でのｔＲＥＦは長い、これらメモリ容量のリーク電流
は、ＭＯ８容量部と接合容量部に加わる電圧が高い程大
きくなる。特に接合部に加わる電圧が高い場合は接合部
での空乏層の拡がシが大きくなるために１α線等の高エ
ネルギー線によりて生じる電子−正孔対によるリーク電
流からの影響で誤動作する確率も大きくなるという問題
点があった。
ｓは接合容量とＭＯＳ（金属−酸化膜一半導体）容量の
２つの容量部から成っておシ、１トランジスタ／セルの
ダイナミック型半導体メモリの重要な特性の１つである
リフレッシュサイクルタイム（データ保持時間二以下、
ｔＲＩＰという。）は、これら容量部でのリーク電流に
よって決定される。すなわちリーク電流が大きいメモリ
容量でのｔＲＥＦは短く、リーク電流の小さいメモリ容
量でのｔＲＥＦは長い、これらメモリ容量のリーク電流
は、ＭＯ８容量部と接合容量部に加わる電圧が高い程大
きくなる。特に接合部に加わる電圧が高い場合は接合部
での空乏層の拡がシが大きくなるために１α線等の高エ
ネルギー線によりて生じる電子−正孔対によるリーク電
流からの影響で誤動作する確率も大きくなるという問題
点があった。
従って本発明の目的は、上記の問題点を解決し、データ
保持時間ｔＲｇＦとソフトエラー率の改善された１トラ
ンジスタ／セルのダイナミック型半導体メモリを提供す
る事にある。
保持時間ｔＲｇＦとソフトエラー率の改善された１トラ
ンジスタ／セルのダイナミック型半導体メモリを提供す
る事にある。
本発明のダイナミック型半導体メモリは、１トランジス
タ／セルのダイナミック型半導体メモリにおいて、一方
の電極が同一セルを構成するトランジスタのゲート電極
に接続されたメモリ容量を有している。
タ／セルのダイナミック型半導体メモリにおいて、一方
の電極が同一セルを構成するトランジスタのゲート電極
に接続されたメモリ容量を有している。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のメモリ部を示す回路で、第
３図の従来例に本発明を適用した場合を示す。本実施例
が第３図の従来例と異なる点は、メモリ容量Ｃ８の一方
の電極Ｖが従来は電源端子又は接地端子に接続されてい
たのを、本実施例においては、トランス７アゲートトラ
ンジスタＱのゲート電極すなわちワード線Ｗに接続され
ており、当該メモリ部が選択された場合のみ高電位とな
ることである。
３図の従来例に本発明を適用した場合を示す。本実施例
が第３図の従来例と異なる点は、メモリ容量Ｃ８の一方
の電極Ｖが従来は電源端子又は接地端子に接続されてい
たのを、本実施例においては、トランス７アゲートトラ
ンジスタＱのゲート電極すなわちワード線Ｗに接続され
ており、当該メモリ部が選択された場合のみ高電位とな
ることである。
次に１本実施例の動作について、第２図に示す書込み、
保持、読出し時におけるワード線Ｗとメモリ容量Ｃｓ
での電位波形を示す動作波形図を参照して説明する。
保持、読出し時におけるワード線Ｗとメモリ容量Ｃｓ
での電位波形を示す動作波形図を参照して説明する。
書込み時及び読出し時におけるメモリ容量Ｃｓの電位波
形は、従来例の第４図と同じであるが、データ保持状態
での電位波形が従来例のものに比較して書込みデータ“
１＃の場合も、書込みデータ″′０”の場合もよシ低電
位となる。これはメモリ容量Ｃ，がワード線Ｗと容量結
合している事により、当該メモリ部が選択された場合（
ワード線Ｗが高電位になった場合）のみ、従来例の第４
図の電位波形と同じでちるが、当該メモリ部が非選択の
場合（ワードＩ！ＩＷが低電位の場合）は、容量結合に
よシメモリ容量Ｃ５での電位が低下する事による。この
容量結合による電位低下は保持状態での接合部リーク電
流と空乏層の拡がシを小さくし、ｔＲＥＦの改善とα線
等の高エネルギー＃による誤動作率（ソフトエラー率）
を減少する事が出来る。
形は、従来例の第４図と同じであるが、データ保持状態
での電位波形が従来例のものに比較して書込みデータ“
１＃の場合も、書込みデータ″′０”の場合もよシ低電
位となる。これはメモリ容量Ｃ，がワード線Ｗと容量結
合している事により、当該メモリ部が選択された場合（
ワード線Ｗが高電位になった場合）のみ、従来例の第４
図の電位波形と同じでちるが、当該メモリ部が非選択の
場合（ワードＩ！ＩＷが低電位の場合）は、容量結合に
よシメモリ容量Ｃ５での電位が低下する事による。この
容量結合による電位低下は保持状態での接合部リーク電
流と空乏層の拡がシを小さくし、ｔＲＥＦの改善とα線
等の高エネルギー＃による誤動作率（ソフトエラー率）
を減少する事が出来る。
特にメモリ容量のうちＭＯ８容量をトランスファーゲー
トトランジスタＱのゲート電極上に形成する事で半導体
表面に形成されるメモリ容量部面積（空乏層面積さらに
は空乏化した半導体部の体積）を減らす事が出来るため
、さらにα線等の高エネルギー線によるンフトエラーに
対する耐性が高められる。
トトランジスタＱのゲート電極上に形成する事で半導体
表面に形成されるメモリ容量部面積（空乏層面積さらに
は空乏化した半導体部の体積）を減らす事が出来るため
、さらにα線等の高エネルギー線によるンフトエラーに
対する耐性が高められる。
以上は一例としてＮチャネルＭＯ８構造を用いた場合の
例を示したがＰチャネルＭＯ８構造を用いた場合も同じ
効果が得られる。
例を示したがＰチャネルＭＯ８構造を用いた場合も同じ
効果が得られる。
以上、詳細説明したとおり、本発明のダイナミック型半
導体メモリは、メモリ容量の一方の電極ｔ−同一セルを
構成するトランジスタのゲート電極に接続しであるので
、データ保持状態において容量結合によシメモリ容量の
電位を低下させるので、接合部リーグ電流と空乏層の拡
がシを小さくし、データ保持時間ｔＲＫＦの改善と、α
線等の高エネルギー線によるソフトエラー率の改善が図
れるという効果を有する。
導体メモリは、メモリ容量の一方の電極ｔ−同一セルを
構成するトランジスタのゲート電極に接続しであるので
、データ保持状態において容量結合によシメモリ容量の
電位を低下させるので、接合部リーグ電流と空乏層の拡
がシを小さくし、データ保持時間ｔＲＫＦの改善と、α
線等の高エネルギー線によるソフトエラー率の改善が図
れるという効果を有する。
第１図は本発明の一実施例のメモリ部を示す回路図、第
２図はその動作波形図、第３図は従来の１トランジスタ
／セルのダイナミック型半導体のメモリの一例のメモリ
部を示す回路図、第４図はその動作波形図である。 Ｃａｌ、Ｃ５ｒｌ ・・・・・・メモリ容量、Ｄｌ、Ｄ
ｎ・・・・・・ディジ、ト線、Ｑｔ＋ Ｑｎ ・・・・
・・トランスファゲートトランジスタ、■・・・・・・
メモリ容量の一方の電極、ＶＢＧ・・・・・・基板電圧
印加端子、Ｗ・・・・・・ワード線。 代理人 弁理士 内 原 晋 ” −＞、／′ 第１圀 第２閏
２図はその動作波形図、第３図は従来の１トランジスタ
／セルのダイナミック型半導体のメモリの一例のメモリ
部を示す回路図、第４図はその動作波形図である。 Ｃａｌ、Ｃ５ｒｌ ・・・・・・メモリ容量、Ｄｌ、Ｄ
ｎ・・・・・・ディジ、ト線、Ｑｔ＋ Ｑｎ ・・・・
・・トランスファゲートトランジスタ、■・・・・・・
メモリ容量の一方の電極、ＶＢＧ・・・・・・基板電圧
印加端子、Ｗ・・・・・・ワード線。 代理人 弁理士 内 原 晋 ” −＞、／′ 第１圀 第２閏
Claims (1)
- １トランジスタ／セルのダイナミック型半導体メモリ
において、メモリ容量の一方の電極が同一セルを構成す
るトランジスタのゲート電極に接続される事を特徴とす
るダイナミック型半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232704A JPS61110397A (ja) | 1984-11-05 | 1984-11-05 | ダイナミツク型半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232704A JPS61110397A (ja) | 1984-11-05 | 1984-11-05 | ダイナミツク型半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61110397A true JPS61110397A (ja) | 1986-05-28 |
Family
ID=16943466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59232704A Pending JPS61110397A (ja) | 1984-11-05 | 1984-11-05 | ダイナミツク型半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61110397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339424B1 (ko) * | 2000-07-19 | 2002-06-03 | 박종섭 | 디램 셀 |
-
1984
- 1984-11-05 JP JP59232704A patent/JPS61110397A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339424B1 (ko) * | 2000-07-19 | 2002-06-03 | 박종섭 | 디램 셀 |
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