JPS586235B2 - Ｍｉｓ ガタトランジスタカイロ - Google Patents

Description

【発明の詳細な説明】 この発明は絶縁ゲート型醒界効果トランジスタ又はＭＩ
Ｓ型トランジスタと呼称されるトランジスタを用いた電
子回路に関する。

トランジスタを数多く用いた論理演算処理用のトランジ
スタ回路においてしばしば期待されることは、処理前後
のデータを簡便に演算回路に投入又は演算回路から退避
し不揮発的に保持させる機能であり、又、処理をするた
めの中間プログラム、マイクロインストラフションを固
定する不揮発性記憶機能である。

これらの機能に対する要望は極めて大なるものであるが
、先行技術においては演算部分の電子回路とシステム的
に結合された磁気回路によって行なわれるため、簡便性
は全く失なわれ且つ高速処理は全く不可能である。

又、実用的にきわめて大がゝりであるため、本来この機
能を要求している単機能型の演算処理装置、制御装置に
導入される電子回路には技術的未解決な欠陥があるのみ
ならず実用的価値のある電子回路が未開発である。

この発明の目的は、電気的特性が良好で且つ実用性の高
いＭＩＳ型トランジスタ回路を提供することにある。

この発明の他の目的は、情報の記憶動作をするＭＩＳ型
トランジスタ回路に更に書込・消去機構を持つ不揮発性
機能を加えた電子回路を提供することにある。

この発明によれば、入力回路にゲートを接続している駆
動用の第１のＭＩＳ型トランジスタＱＤとの組合せてイ
ンバータ回路を形成する負荷素子ＱＬと、インバータ回
路の出力端子にソースが接続し絶縁ゲート膜中に浮遊ゲ
ートを有する記憶用の第２のＭＩＳ型トランジスタＱＭ
とを含み、第１のトランジスタＱＤのゲート、第２のト
ランジスタＱＭのドレインおよびゲートにそれぞれ所要
の信号を与えることのできるＭＩＳ型トランジスタ回路
が得られる。

この発明のトランジスタ回路は、入力回路からの入力信
号で駆動される第１のトランジスタＱＤの導通／不導通
の状態を第２のトランジスタＱＭに不揮発に記憶させる
ことができるので、入力作号が失なわれたあとにインバ
ータ回路を入力信号の到来時に固定させる。

したがってこの種のインバータは記憶機能を有するが、
同時に電源印加の有無に拘わらず第２のトランジスタＱ
Ｍの記憶状態が保持されるのでランダム・アクセス・メ
モリ又はシフト・レジスタとの組合せにおいて情報の退
避、情報の保持、情報の固定又は主回路の動作の一腕間
を記憶したのち主回路を開放し必要に応じて一腕間の情
報を主回路に戻すための演算処理機能を発揮する。

これらの新規な機能の特長については後に詳述する。

次にこの発明の特徴をより良く埋解するためにこの発明
の実施例につき図を用いて説明する。

第１図はこの発明で用いられる情報固定記憶部の回路図
であり、駆動用のＭＩＳ型トランジスタＱＤと、負荷用
のＭＩＳ型トランジスタＱＬと、絶縁ゲート膜中に導電
的な回路結合を持たない浮遊ゲートを備えた不揮発性記
憶用のＭＩＳ型トランジスタＱＭと、トランジスタＱＤ
およびＱｔ，が形成するインバータ回路の出力を出力端
子に伝達するＭＩＳ型トランジスタＱｃとを含む。

入力信号（ＩＮ）は駆動用トランジスタＱＤのゲートに
与えられ、このトランジスタＱＤのソースは電源の低電
位端子ＧＮＤに接続し、ドレインは負荷用トランジスタ
ＱＬのソースに結合する。

負荷用トランジスタＱＬのドレインおよびゲート電極は
共に電源の高電位端子ＶＤＤ に導出されている。

これらのトランジスタＱＤ ，ＱＬの結合点はインバー
タ回路の出力導出部である。

この結合点に対し記憶用トランジスタＱＭのソースを接
結し、このトランジスタＱＭのドレインおよびゲートは
それぞれ書込端子（ＮＷＲ）、情報端子（Ｇ）に導出さ
れる。

又、結合点と出力端子（ｏｕｔ）との間のスイッチ手段
として伝達用トランジスタＱＣが設けられ、ノースを結
合点に、ドレインを出力端子（ｏｕｔ）に接続し、ゲー
トは読出端子（Ｒ）に導出されている。

ＭＩＳ型トランジスタにおいては、荷電体の導出側をソ
ースとし、荷電体を外部回路へ流出する側をドレインと
呼ぶが、伝達機能に用いられる時にはこれらの機能的呼
称は逸脱され、出力電流路の一端をドレイン、他端をソ
ースと呼ぶのが一般的である。

本発明においても各トランジスタの電極名称は一般例を
以って称する、又、ＭＩＳ型トランジスタは基体ゲート
を有するが電子回路中で共通接続されて基体ゲート端子
（ＳＮＢ）に導出される。

以後の実施例では基体ゲートについては省略される。

又、この第１図の実施例に用いられる駆動用、負荷用、
伝達用のトランジスタＱＤ，ＱＬ，ＱＣは一般的なＮチ
ャンネフルＭＩＳ型トランジスタであるため説明は省略
される。

第２図ＡおよびＢは上述の第１図の記憶部に好適な浮遊
ゲートを有するＭＩＳ型トランジスタの平面図を示す。

この種のトランジスタとしては、比抵抗４Ωｃｍ、（１
００）面を主表面とするＰ型シリコン単結晶基板を用い
、通常のＮチャンネルＭＩＳ型トランジスタと同様にＮ
型ドレイン、ソース領域およびこれら領域間のチャンネ
ル領域上に２００〜１０００Åの絶縁被膜を介して多結
晶シリコン、モリブテン、単結晶等の半導体又は導体を
被着し、さらにこれら導体上にＳｉＯ２、Ａｌ２Ｏ３、
ＳｉＮ等の絶縁被膜を被覆して絶縁ゲート膜中に浮遊Ｆ
Ｇゲートを形成し、絶縁ゲート膜上面およびドレイン、
ソース、基板領域からの電極を形成したものである。

好ましい構造として第２図Ａに示す如くＮ型ノースＳの
一部に表面濃度１０１８ｃｍ−３の高濃度Ｐ型領域Ｐ＋
を接触して低耐圧のＰＮ接合を形成するか、又は第２図
Ｂに示す如くチャンネル領域内に表面濃度１０１８ｃｍ
−３の高濃度Ｐ型領域Ｐ＋を設けたトランジスタ構造が
ある。

これらの高濃度Ｐ型領域の導入は浮遊ゲートに電子を注
入蓄積せしめてゲート閾値を増大するための高効率を与
える。

第３図は第２図Ａおよび第２図ＢのＭＩＳ型トランジス
タの作用効果を説明する特性図で、縦軸にＭＩＳ型トラ
ンジスタ動作におけるゲート閾値ＶＴ（ボルト）をとり
、横軸にソースを開放した状態でドレインに１秒間印加
して浮遊ゲートに電荷を注入しゲート閾値ＶＴを変化せ
しめるためのドレイン電圧ＶＤ（ボルト）をとって示し
てある。

第２図Ａに示したトランジスタによれば、初期のゲート
閾値特性は、ゲートを基体ゲートと共にＯＶで駆動し、
即ち基準電位ＧＮＤし、ソース開放でドレインに電圧印
加を行うことにより、特性ａからしだいにゲート閾値を
降下してデイプレツション姿態の特性ｂとなる。

この特性ｂの状態は一般に情報“１”を蓄積していると
称し、浮遊ゲートに正電荷が注入蓄積されたことに起因
する。

次にゲートをドレイン接続して再びドレイン電圧を印加
すると特性ｂのゲート閾値は増大し、特性Ｃを通ってエ
レハンスメント姿態の特性ｄに到る。

この特性ｄの状態は浮遊ゲートに負電荷が注入蓄積され
たことに起因し、情報“０”を蓄積していると称するこ
とにする。

即ち、情報“１”、“０”は共にソースからの電流漏洩
がなく、ドレインを駆動するときにゲートが低電位にあ
るか高電位であるかにより区別される。

第２図Ｂに示したトランジスタは上述と全く同様な電圧
操作により特性ｄおよび特性ｅに示す情報“１”、“０
”を呈することができ、第２図Ａのものと同様に第１図
の実施例に有効である。

第３図は第１図の構成による作用効果を示すための電圧
波形図である。

第１図の回路図において駆動用トランジスタＱＤのゲー
トに入力信号Ｖｉｎを与え、この信号によりそのトラン
ジスタＱＤが導通又は不導通の状態をドレイン−ソース
間に呈する時に情報端子Ｇおよび書込端子ＮＷＲを約４
０Ｖで同時に駆動する。

このそれぞれの端子電圧ＶＧ，ＶＮＷＲの到来以前に記
憶用トランジスタＱＭは情報“１”を有するとすると、
入力信号Ｖｉｎが高レベル“Ｈ”であり駆動用トランジ
スタＱＤが導通状態になっていると、記憶用トランジス
タＱＭのソースからの電流流出があるためこのトランジ
スタＱＭは情報“１”をそのまゝ保持している。

これに対し、入力信号Ｖｉｎが低レベル“１”であり駆
動用トランジスタＱＤが不導通状態であると、書込電圧
ＶＮＷＲの到来時に記憶用トランジスタＱＭの導電チャ
ンネルでの電圧降上が低いため、ソース電注の上昇が起
り且つ電子注入が浮遊ゲートに有効に行なわれてこのト
ランジスタの情報は“０”に転換する。

これらの信号操作ののち駆動用トランジスタＱＤと負荷
用トランジスタＱＬとの結合点の電位は負荷用トランジ
スタＱＬと記憶用トランジスタＱＭとのドレインコンダ
クタンスで電位配分され、端子Ｇの電位が低電位でもト
ランジスタＱＭが情報“１”を蓄積していれば結合点の
電位は低電位であり、情報“０”を蓄積していると高電
位となる。

従って読出電圧ＶＲを端子Ｒに印加して伝達用トランジ
スタＱＣを導通せしめると、出力端子ｏｕＴには情報“
１”および“０”に応じてそれぞれ“Ｌ”および“Ｈ′
”の低電位出力、高電位出力が得られる。

これらの出力“Ｌ′”“Ｈ′”はそれぞれの入力信号“
Ｈ”、“Ｌ”が反転された出力であり、且つ記憶保持さ
れた出力である。

記憶用トランジスタＱＭは浮遊ゲートへの電荷蓄積機能
により情報を蓄える不揮発性の記憶作用を有するため、
出力“Ｌ′”“Ｈ′”は電源ＶＤＤの一時的遮断の有無
に無関係に読出動作が行なわれる。

不揮発性の記憶情報は、入力信号Ｖｉｎ、情報端子電圧
ＶＧ、読出電圧ＶＲ低電位とし、書込端子電圧ＶＮＷＲ
を４０Ｖに上昇し、記憶用トランジスタＱＭのドレイン
接合を降服して低電位のゲートに向けて電子を注入し、
浮遊ゲートを負に帯電せしめることにより消去される。

消去後にこのトランジスタは情報の不揮発記憶以前の情
報“１”の状態となる。

このように第１図の記憶部によれば、インバータ回路が
特定の状態となったときに、そのインバータ回路の情報
を不揮発的に記憶し固定することができる。

この記憶機能は全く電子回路的に行なわれるためきわめ
て高速であり且つ回路構成が簡易であるため実用性の蓄
しい向上を実現する。

第５図はこの発明の実施例の部分回路図である。

この実施例は３素子型ランダム・アクセス・メモリ（Ｒ
ＡＭ）に適用される。

３素子型ＲＡＭは記憶セルの部分が図に示す如く書込用
ＭＩＳ型トランジスタＱＷ、駆動用ＭＩＳ型トランジス
タＱＤ、読出用ＭＩＳ型トランジスタＱＲとを有し、マ
トリクス状に配置された記憶セルの読出アドレスＲＡｉ
、書込アドレスＷＡでそれぞれ読出用トランジスタＱＲ
、書込用トランジスタＱＷが駆動される。

アドレス線ＡＲｉＷＡｉに直交する桁線Ｄｊ，Ｄｊはそ
れぞれ入力および出力情報線であり、書込用トランジス
タＱＷのドレインおよび読出用トランジスタＱＲのドレ
インがそれぞれ接続し、これらのトランジスタＱＷ，Ｑ
Ｋのソースは駆動用トランジスタＱＤのそれぞれゲート
およびドレインに接続している。

出力線となる桁線Ｄｊには負荷用ＭＩＳ型トランジスタ
ＱＬを通して電源ＶＤＤが供給され、又、駆動用トラン
ジスタＱＤのソースは電源の低電位ＧＮＤに導かれる。

記憶セルへの一組のアドレス線ＲＡｉＷＡ′、および桁
線Ｄｊ，Ｄｊは回路的に共用され、記憶セルへの信号線
を減少することが出来る。

本実施例は上述の３素子型ＲＡＭに適用され、その機能
を著しく拡張するものである。

即ち、読出用トランジスタＱＲと駆動用トランジスタＱ
Ｄとの接続点に浮遊ゲートを有する記憶用ＭＩＳ型トラ
ンジスタＱＭのソースを接続し本実施例の主要部として
の情報固定記憶部ＲＭの入力とする。

この記憶部ＲＭは、記憶用ＭＩＳ型トランジスタＱＭ、
書込電流供給用ＭＩＳ型トランジスタＱＨ，ドレインシ
ャント用ＭＩＳ型トランジスタＱＳとを備え、外部回路
から不揮発性書込信号ＮＷＲ、記憶部ＲＭの情報読出信
号Ｒおよび情報信号を受ける。

記憶セルからの入力信号を除いてこれらの外部信号ＮＷ
Ｒ，Ｒ，Ｇはマトリクス内の各記憶セルに結合される記
憶部に対して共通の信号とされる。

記憶部ＲＭの内部の各トランジスタの相互配線は、３素
子型記憶セルの駆動用トランジスタＱＤのドレインに記
憶用トランジスタＱＭのソースが接続し、この記憶用ト
ランジスタのドレインが書込電流供給用トランジスタＱ
Ｈのソースおよびドレインシャント用トランジスタＱＳ
のドレインに接続する。

記憶用トランジスタＱＭのゲートは情報信号Ｇに結合す
る。

シャント用トランジスタＱＳのノースは低電位端子ＧＮ
Ｄに接続し、ゲートは読出信号Ｒを受ける。

書込電流供給用トランジスタＱＨのドレインは不揮発性
書込信号ＮＷＲに結合される。

この実施例は３素子型ＲＡＭとして動作している記憶マ
トリックスの各記憶セルの情報を好ましい一時期におい
てそれぞれの記憶セルに結合された記憶部ＲＭに不揮発
性書込し情報の蓄積を行うことができる。

即ち、予め記憶部ＲＭへの各信号、Ｇ，Ｒを低レベルと
して書込信号ＮＷＲを与え、各記憶セルに連なる記憶用
トランジスタＱＭの浮遊ゲートにゲート閾値をデイプレ
ツション姿態とし、各トランジスタＱＭを一様に情報“
１”を蓄積し、記憶マトリクス通常のＲＡＭ動作を行わ
しめる。

好ましい情報がマトリクス内の各記憶セルに一時的に保
持されこれを不揮発性蓄積する必要が生じると、記憶部
の続出信号Ｒを低電位として他の信号Ｇ，ＮＷＲを上昇
し、記憶用トランジスタＱＭに高いゲートおよびドレイ
ン電圧を供給する。

前実施例と同様に記憶セルの駆動用トランジスタＱＤの
ゲートか電荷を有する高電位にありドレイン−ソース間
のコンダクタンスが高いと、記憶用トランジスタのソー
ス電値の上昇が抑えられるため情報“１”のまゝであり
、一方、駆動用トランジスタＱＤのドレイン−ソース間
が不導通であると記憶用トランジスタＱＭのゲート閾値
はエンハンスメント姿態に転移し、情報“０”が書込ま
れる。

即ち、記憶セルの“１”、“０”の情報はそのまゝ記憶
部に不揮発性の情報として固定される。

記憶部ＲＭへの信号ＮＷＲ，Ｒを低電位としておくこと
によりシャント用トランジスタＱＳ不導通となるため記
憶セルから記憶部ＲＭへの流出電流が除去され、記憶部
から解放されて記憶セルは本来の３素子型記憶セルとし
て一時記憶動作を得る。

又、記憶部ＲＭに蓄積されている情報を記憶セルに移行
するときには記憶セルを一様に情報“０”とし、情報信
号Ｇを低レベルとして続出信号Ｒを高電位とし、記憶用
トランジスタＱＭのドレインをシャント用トランジスタ
ＱＳを通して低電位とし、記憶用トランジスタＱＭの情
報に応じて記憶セルの駆動用トランジスタのドレイン電
位を固定する。

この時記憶用トランジスタＱＭのドレイン・ソースの名
称は機能的には相異がある。

即ち、記憶用トランジスタが情報“１”を蓄積している
と、読出用トランジスタＱＲ→記憶用トランジスタＱＭ
→シャント用トランジスタＱＳを通しての電流が流れる
ため出力情報用桁線Ｄｊの電位が下がり、３素子型ＲＡ
Ｍのリフレッシュ機能により出力情報用桁線Ｄｊの情報
が入力情報用桁線Ｄｊに帰還されて書込用トランジスタ
ＱＷを通して駆動用トランジスタＱＤゲートを高電位と
する電荷が蓄積し、記憶セルへの情報の書込が行なわれ
る。

他方記憶部の情報“０”を移行するときには出力情報用
桁線Ｄｊの電位が高電位であるため、駆動用トランジス
タのゲートは低電位に保持される。

上に本実施例の作用を説明したが、この実施例は一時記
憶装置である３素子型ＲＡＭに不揮発性機能を加えるも
ので、それぞれの記憶機能は互いに単独の情報処理を行
うことが出来るため、記憶装置としての能力を拡張する
ことができる。

又、ＲＡＭの高速特性と不揮発性メモリの情報固定機能
とを有するため、例えばリムローダー、ブートストラッ
プと呼ばれるようなプログラム導入前のシステムセット
プログラムの作成・保有用の記憶装置として好適であり
、電源遮断後の再スタートが確実である。

ＲＡＭ内で固定記憶部がピット毎ではなく一勢に不揮発
性書込を行うことはこの種の書込が低速である欠点を備
５点で本実施例の利点の一つである。

本実施例において記憶部ＲＭへの入力を駆動用トランジ
スタＱＤのドレインから導入するが、負荷用トランジス
タＱＬとは続出用トランジスタＱＲを通して電気的に結
合を保っている。

負荷用トランジスタＱＬが抵抗のように二端子回路でも
よい。

又、３素子型ＲＡＭは４線でもアドレス又は桁線を共用
した３線式、２線式でも本実施例を適用し得る。

第６図はこの発明の他の実施例の部分回路図であり、２
個の駆動用ＭＩＳ型トランジスタＱＤ１，ＱＤ２と２個
の信号用ＭＩＳ型トランジスタＱＣ１，ＱＣ２とが形成
する４素子フリツプフロツプ型記憶セルをマトリックス
に配置した４素子型ＲＡＭと、各記憶セルに結合した２
個の情報固定記憶部ＲＭ１，ＲＭ２とを含む。

記憶部ＲＭ１，ＲＭ２の内部回路および外部信号ＮＷＲ
，Ｒ，Ｇの供給は第５図の実施例と同一であるため詳細
は省略される。

駆動用トランジスタＱＤ１，ＱＤ２はゲートが互いに他
のドレインに接続し、たすき掛け結合の帰還を行う。

アドレス線Ａｍは２本の出力桁線Ｄｎ，Ｄｎ と駆動用
トランジスタＱＤ１，ＱＤ２とをそれぞれドレイン・ソ
ースで接続的信号用トランジスタＱＣｌ，ＱＣ２のゲー
トに接続し、出力桁線Ｄｎ，Ｄｎには負荷用ＭＩＳ型ト
ランジスタＱＬ１，ＱＬ２を通して電源ＶＤＤが供給さ
れる。

この第６図の実施例は電源の高電位端子ＶＤＤ→第１の
負荷用トランジスタＱＬ１→第１の信号用トランジスタ
ＱＣ１→第２の駆動用トランジスタＱＤ２に対して第２
の記憶部ＲＭ２を備えた点で３素子型の前実施例と同一
であり、これらの信号処理が相互に帰還結合されて２組
設けられた４素子型を構成しているものであるため情報
の固定移行に対しては前実施例と全く同様な動作を得る
。

即ち、記憶部ＲＭ１，ＲＭ２の内部の記憶用トランジス
タの蓄積情報を予めＩＴ １ ｕとし、４素子型の記憶
セルが所望の情報を一時的に記憶した時に、記憶部ＲＭ
１，ＲＭ２への信号Ｇ，ＮＷＲを高電位とすると、記憶
セル内の駆動用トランジスタＱＤ１，ＱＤ２のうちの“
オン”状態のもののドレインから入力信号を受ける側の
記憶部では前述のように記憶用トランジスタ→駆動用ト
ランジスタを通して電流が流れて記憶用トランジスタの
ソース電位の上昇が抑えられ、このトランジスタの情報
“１”が保持される。

他方、“オフ”状態の駆動用トランジスタのドレインに
記憶用トランジスタのソースが結合している記憶部では
このソースの電位が上昇するため情報“０”への転換が
起る。

記憶部ＲＭ１，ＲＭ２への半永久的な不揮発性記憶を得
た情報を再度記憶セルに覚えさせるには、記憶部ＲＭ１
，ＲＭ２への読出信号Ｒを高電位とし、記憶部ＲＭ１，
ＲＭ２の内部に備えられたシャント用トランジスタを導
電状態とすることにより行うことができる。

この時、情報“１”の記憶用トランジスタを有する記憶
用ＲＭ１，ＲＭ２の一方がドレインに連なる。

駆動用トランジスタは、他方の駆動用トランジスタのゲ
ートがこの一方の記憶部で低電位に抑えられるため他方
のトランジスタは“オフ”となり、したがって“オン”
となる。

本実施例の４素子型ＲＡＭに対する不揮発性機能の追加
は、互いに他の機能の確実性を助長する利点を有し、デ
ータの固定保持、不揮発性記憶、記憶機能の拡張、ＲＡ
Ｍ内の全記憶セルから全不揮発性記憶部への一勢書込に
よる高速性能をより安定なものとする。

【図面の簡単な説明】

第１図はこの発明で用いる固定記憶部の回路図、第２図
ＡおよびＢはこの発明に好適な記憶用ＭＩＳ型トランジ
スタの平面図、第３図は第２図ＡおよびＢに示したトラ
ンジスタの特性図、第４図は第１図の回路の電圧波形図
、第５図はこの発明の実施例の部分回路図、第６図はこ
の発明の他の実施例の部分回路図である。 図中、ＱＤ，ＱＤ１，ＱＤ２は駆動用ＭＩＳ型トランジ
スタ、ＱＬ，ＱＬ１，ＱＬ２は負荷用ＭＩＳ型トランジ
スタＱＭは記憶用ＭＩＳ型トランジスタＱＲは読出用Ｍ
ＩＳ型トランジスタ、ＲＭ，ＲＭ１，ＲＭ２は不揮発性
固定記憶部を示す。

Claims (1)

【特許請求の範囲】
1. １ ソースが基準電位に接続された記憶用ＭＩＳ型トラ
   ンジスタと、ゲートが行線に接続され列線と該記憶用Ｍ
   ＩＳ型トランジスタのドレインとの間に接続された読み
   出しＭＩＳ型トランジスタとを有する複数の揮発性のメ
   モリセルと、第１の端子と基準電位端子との間に接続さ
   れた負荷素子と第１のＭＩＳ型トランジスタとの直列回
   路と、前記直列回路の中間接続点と対応する上記揮発性
   メモリセルの情報記憶用ＭＩＳ型トランジスタのドレイ
   ンとの間に接続された絶縁ゲート膜中に浮遊ゲートを有
   する第２のＭＩＳ型トランジスタを有する複数の不揮発
   性メモリセルとを有し、上記不揮発性メモリセルは上記
   第１のＭＩＳ型トランジスタのゲート、上記第２のＭＩ
   Ｓ型トランジスタのゲートおよび上記第１の端子に所要
   の駆動信号を与えることにより、上記揮発性メモリセル
   の記憶用ＭＩＳ型トランジスタの情報を上記第２のＭＩ
   Ｓ型トランジスタによって待避保持せしめるようにした
   ことを特徴とするＭＩＳ型トランジスタ回路。