JPS611039A - モノリシツク半導体集積回路装置 - Google Patents
モノリシツク半導体集積回路装置Info
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- JPS611039A JPS611039A JP59124079A JP12407984A JPS611039A JP S611039 A JPS611039 A JP S611039A JP 59124079 A JP59124079 A JP 59124079A JP 12407984 A JP12407984 A JP 12407984A JP S611039 A JPS611039 A JP S611039A
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- substrate
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- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はフェースダウンボンディング用の突起電極を
有するモノリシック半導体集積回路装置に関するもので
ある。
有するモノリシック半導体集積回路装置に関するもので
ある。
通常モノリシック集積回路装置（ＩＣ）が形成されたシ
リコン（Ｓ！Ｌ）チップと外装または外部回路との接続
はアルミニウム（ｈｌ）線、金（Ａｕ）線などを用いた
ワイヤボンディングによってなされるのが一般的であシ
、この場合ワイヤボンディング面が上面にあるので７エ
イスアツプボンデイングと呼ばれている。
リコン（Ｓ！Ｌ）チップと外装または外部回路との接続
はアルミニウム（ｈｌ）線、金（Ａｕ）線などを用いた
ワイヤボンディングによってなされるのが一般的であシ
、この場合ワイヤボンディング面が上面にあるので７エ
イスアツプボンデイングと呼ばれている。
最近、電子機器の小珍化、軽量化を実現するために、モ
ノリシックエＣをチップ状態で周辺回路を含んだ厚膜セ
ラミック基板等ヘボンデイングする動きが活発化してい
る。特に、実装工数の省力化、実装密度の向上、信頼性
の向上等をねらいとしてモノリシックＩＣに突起電極を
形成して厚膜セラミック基板等へダイレクトボンディン
グする技術が注目されている。このボンディング方法の
場合、ＩＣチップの突起電極を有するボンディング面が
裏面になるので、フェースダウンボンディングと呼ばれ
ている。
ノリシックエＣをチップ状態で周辺回路を含んだ厚膜セ
ラミック基板等ヘボンデイングする動きが活発化してい
る。特に、実装工数の省力化、実装密度の向上、信頼性
の向上等をねらいとしてモノリシックＩＣに突起電極を
形成して厚膜セラミック基板等へダイレクトボンディン
グする技術が注目されている。このボンディング方法の
場合、ＩＣチップの突起電極を有するボンディング面が
裏面になるので、フェースダウンボンディングと呼ばれ
ている。
第１図は突起電極を有するモノリシックＩＣをセラミッ
ク基板にダイレクトボンディングした状態の一般例を示
す側面断面図で、（１）はモノリシツクエＣを含んだＳ
ｉチップ、（２）はその突起電極、（３）はセラミック
基板、（４）はセラミック基板（３）上に突起電極（２
）に対応して形成された金属配線である。
ク基板にダイレクトボンディングした状態の一般例を示
す側面断面図で、（１）はモノリシツクエＣを含んだＳ
ｉチップ、（２）はその突起電極、（３）はセラミック
基板、（４）はセラミック基板（３）上に突起電極（２
）に対応して形成された金属配線である。
通常、突起電極（２）は半田処理されておシ、Ｓｉチッ
プ（１）をセラミック基板（３）の上に置くととＫよっ
て所定の金属配線（４）〔銀・パラジウム（Ａｇ−Ｐｄ
）等の半田処理可能な金属〕に配置した後に、半田融点
以上の温度に加熱することによって、多数の突起電極（
２）が同時に金属配線（４）と接続される。
プ（１）をセラミック基板（３）の上に置くととＫよっ
て所定の金属配線（４）〔銀・パラジウム（Ａｇ−Ｐｄ
）等の半田処理可能な金属〕に配置した後に、半田融点
以上の温度に加熱することによって、多数の突起電極（
２）が同時に金属配線（４）と接続される。
突起電極（２）は通常Ｓｉチップ（１）の周縁部に配置
されており、セラミック基板（３）への実装後に、突起
電極（２）と金属配線（４）とのボンディング状態は視
覚的に観察可能であった。しかし、最近は実装密度を更
に一層向上させるために、突起電極（２）をＳｉチップ
（１）の中心部に配置し多層セラミック基板等ヘボンデ
イングする例が多くなってきている。この場合、中心部
のボンディング状態は視覚的に観察することが不可能で
ある。従って、何らかの方法で電気的に確認できること
が望まれる。
されており、セラミック基板（３）への実装後に、突起
電極（２）と金属配線（４）とのボンディング状態は視
覚的に観察可能であった。しかし、最近は実装密度を更
に一層向上させるために、突起電極（２）をＳｉチップ
（１）の中心部に配置し多層セラミック基板等ヘボンデ
イングする例が多くなってきている。この場合、中心部
のボンディング状態は視覚的に観察することが不可能で
ある。従って、何らかの方法で電気的に確認できること
が望まれる。
ところで、第２図は従来の突起電極を有するモノリシッ
クＩＣの一例を示す断面図で、（５）はモノリシックＩ
Ｃを作製するためのスターティングのｐ形Ｓｉ基板、（
６）は工Ｃを構成する各素子間を電気的に分離するため
のｐ形の分離拡散層、（７ａ）。
クＩＣの一例を示す断面図で、（５）はモノリシックＩ
Ｃを作製するためのスターティングのｐ形Ｓｉ基板、（
６）は工Ｃを構成する各素子間を電気的に分離するため
のｐ形の分離拡散層、（７ａ）。
（７ｂ）はｐ形Ｓｉ基板（５）の上に形成されｐ形分離
拡散層（６）によって互いに分離されたｎ形エピタキシ
ャル成長層、（８）は酸化シリコン（Ｓ ｉＯ２）など
の表面保護膜、（９） 、αＱは蒸着等によって形成さ
れた内部配線用の金属配線層、αη、（６）は表面が半
田処理された突起電極である。
拡散層（６）によって互いに分離されたｎ形エピタキシ
ャル成長層、（８）は酸化シリコン（Ｓ ｉＯ２）など
の表面保護膜、（９） 、αＱは蒸着等によって形成さ
れた内部配線用の金属配線層、αη、（６）は表面が半
田処理された突起電極である。
この例では、金属配線（９）はｐ形Ｓｉ基板（５）をｐ
形分離拡散層（６）を介して工Ｃの最低電位に保持する
ためのもので、突起電極αυはこの金属配線（９）へこ
の電位を与える端子を構成している。しかし、第２図の
例では突起電極αυと（６）との間の電気的特性関係は
モノリシックＩＣの回路構成に依存しておシ、一義的に
決っていない。従って、このようなモノリシックＩＣを
前述のようにセラミック基板等へ実装した後の接続状態
を電気的に確認せねばならぬときに１突起電極αηはよ
いとしても、突起電極（２）については電気的確認の不
可能な場合がある。
形分離拡散層（６）を介して工Ｃの最低電位に保持する
ためのもので、突起電極αυはこの金属配線（９）へこ
の電位を与える端子を構成している。しかし、第２図の
例では突起電極αυと（６）との間の電気的特性関係は
モノリシックＩＣの回路構成に依存しておシ、一義的に
決っていない。従って、このようなモノリシックＩＣを
前述のようにセラミック基板等へ実装した後の接続状態
を電気的に確認せねばならぬときに１突起電極αηはよ
いとしても、突起電極（２）については電気的確認の不
可能な場合がある。
この発明は以上のような点に鑑みてなされたもので、ｐ
（またはｎ）形の工Ｃ基板につながる突起電極を除く他
の突起電極は当該基板内の分離層によって基板から電気
的に分離されたｎ（またはｐ）影領域に電気的に接続し
ておくことにょっ二必要なときのみ、ｐ（またはｎ）形
基板とｎ（″またはｐ）影領域との間のｐｎ接合を順方
向バイアスさせて、当該突起電極とＩＣ基板とを導通さ
せ、もって、突起電極とセラミック基板等の金属配線と
の接続状態を電気的に確認できるモノリシックＩＣを提
供するものである。
（またはｎ）形の工Ｃ基板につながる突起電極を除く他
の突起電極は当該基板内の分離層によって基板から電気
的に分離されたｎ（またはｐ）影領域に電気的に接続し
ておくことにょっ二必要なときのみ、ｐ（またはｎ）形
基板とｎ（″またはｐ）影領域との間のｐｎ接合を順方
向バイアスさせて、当該突起電極とＩＣ基板とを導通さ
せ、もって、突起電極とセラミック基板等の金属配線と
の接続状態を電気的に確認できるモノリシックＩＣを提
供するものである。
第３図はこの発明の一実施例を示す断面図で、第２図の
従来例と同一符号は同等部分を示し、その重複説明は避
ける。図において、（７ｃ）はｎ形エピタキシャル成長
層（７ｂ）の突起電極（６）の下の一部分で、ｐ形分離
拡散層（６ｂ）によって電気的に分離されている。ａ３
はその表面部に拡散によって形成された♂影領域、０４
は内部配線用金属配線層で、表面保護膜（８）に設けた
開孔を介してｎ＋形領領域至）に接続されており、突起
電極（６）はこの金属配線層（１４１上に形成されてい
る。従って、突起電極α１１ 、 （ｌの間ＫＦｉｐ形
Ｓ１基板（５）とｎ形エピタキシャル成長層（７ｃ）と
によって形成されるｐｎ接合ダイオードが存在すること
にな９、両突起電極αυおよび＠はそれぞれそのアノー
ドおよびカソード電極に相当する。
従来例と同一符号は同等部分を示し、その重複説明は避
ける。図において、（７ｃ）はｎ形エピタキシャル成長
層（７ｂ）の突起電極（６）の下の一部分で、ｐ形分離
拡散層（６ｂ）によって電気的に分離されている。ａ３
はその表面部に拡散によって形成された♂影領域、０４
は内部配線用金属配線層で、表面保護膜（８）に設けた
開孔を介してｎ＋形領領域至）に接続されており、突起
電極（６）はこの金属配線層（１４１上に形成されてい
る。従って、突起電極α１１ 、 （ｌの間ＫＦｉｐ形
Ｓ１基板（５）とｎ形エピタキシャル成長層（７ｃ）と
によって形成されるｐｎ接合ダイオードが存在すること
にな９、両突起電極αυおよび＠はそれぞれそのアノー
ドおよびカソード電極に相当する。
実際のモノリシツクエＣでは多数の突起電極を有してお
り、工Ｃの最低電位を与える突起電極〔電極αυに相当
〕以外の各突起電極に対して、上記突起電極（２）と同
様の構造を採用すれば、各突起電極と突起電極αυとの
間にはそれぞれｐｎ接合が形成されることとなる。
り、工Ｃの最低電位を与える突起電極〔電極αυに相当
〕以外の各突起電極に対して、上記突起電極（２）と同
様の構造を採用すれば、各突起電極と突起電極αυとの
間にはそれぞれｐｎ接合が形成されることとなる。
通常、モノリシックＩＣではｐ形Ｓ１基板（５）は前述
のように接地電位のような回路の最低電位で動作するよ
うに構成されており、突起電極（２）などのようなモノ
リシックＩＣの入出力端子、または接地点以外の電源端
子は正の電位に保たれる。
のように接地電位のような回路の最低電位で動作するよ
うに構成されており、突起電極（２）などのようなモノ
リシックＩＣの入出力端子、または接地点以外の電源端
子は正の電位に保たれる。
したがって、モノリシックＩＣが正規の動作を行ってい
るときは、上記ｐｎ接合は逆バイアスされた状態にある
ので、ｐｎ接合の逆方向特性によって突起電極（２）を
流れる回路電流は何等変化することなく、突起電極θ埠
をエピタキシャル成長層（７ｃ）へ接続した影響はない
。
るときは、上記ｐｎ接合は逆バイアスされた状態にある
ので、ｐｎ接合の逆方向特性によって突起電極（２）を
流れる回路電流は何等変化することなく、突起電極θ埠
をエピタキシャル成長層（７ｃ）へ接続した影響はない
。
このような構造を有するモノリシックエＣを厚膜セラミ
ック基板等に７エイスダウンボンデイングした場合、各
突起電極と、セラミック基板上のそれぞれ対応する金属
配線との接続状態は上記突起電極Ｑ］）、（２）に対応
する金属配線間に電圧を印加して、上記ｐｎ接合に順方
向電流を流し、順方向特性をモニタすることによって確
認が可能となる。
ック基板等に７エイスダウンボンデイングした場合、各
突起電極と、セラミック基板上のそれぞれ対応する金属
配線との接続状態は上記突起電極Ｑ］）、（２）に対応
する金属配線間に電圧を印加して、上記ｐｎ接合に順方
向電流を流し、順方向特性をモニタすることによって確
認が可能となる。
この場合、接続状態が良好であれば、小電流（例えば数
ｍＡ）から大電流（例えば数百ｍＡ ）までにわたって
電圧−電流特性は安定な順方向特性を示す。一方、接続
状態が不安定であったり、単に機械的に接触しているよ
うな場合は電流−電圧特性は不安定であったり、または
急にオープン特性を呈する。
ｍＡ）から大電流（例えば数百ｍＡ ）までにわたって
電圧−電流特性は安定な順方向特性を示す。一方、接続
状態が不安定であったり、単に機械的に接触しているよ
うな場合は電流−電圧特性は不安定であったり、または
急にオープン特性を呈する。
なお、以上実施例ではｐ形Ｓｉ基板を用いたＩＣについ
て述べたが、Ｓｌに限らず他の半導体であってもよいの
は勿論、ｎ形半導体基板を用いた場合にもこの発明は適
用でき、各部の導電形を反転させ、電圧の極性も反転さ
せれば全く同様である。
て述べたが、Ｓｌに限らず他の半導体であってもよいの
は勿論、ｎ形半導体基板を用いた場合にもこの発明は適
用でき、各部の導電形を反転させ、電圧の極性も反転さ
せれば全く同様である。
以上詳細に説明したように、この発明のモノリシックＩ
Ｃではその基板に直接接続される突起電極以外の突起電
極はＩＣの本来の回路構成とは別に基板内に分離独立さ
せた基板とは反対の導電形の領域に接続したので、必要
に応じて、このようにしてできたｐｎ接合の順方向特性
をモニタすることによってこの突起電極の外部回路への
接続状況を電気的に確認できる。
Ｃではその基板に直接接続される突起電極以外の突起電
極はＩＣの本来の回路構成とは別に基板内に分離独立さ
せた基板とは反対の導電形の領域に接続したので、必要
に応じて、このようにしてできたｐｎ接合の順方向特性
をモニタすることによってこの突起電極の外部回路への
接続状況を電気的に確認できる。
第１図は突起電極を有するモノリシックエＣ４セラミッ
ク基板にダイレクトポンディングした状態の一般例を示
す側面断面図、第２図は従来の突起電極を有するモノリ
シックＩＣの一例を示す断面図、第３図はこの発明の一
実施例を示す断面図である。 図において、（１）はモノリシックＩＣ，（２）は突起
電極、（３）は絶縁基板、（４）は金属配線、（５）は
Ｐ形半導体（Ｓｉ）基板、（６） 、 （６ａ） 、
（６ｂ）はｐ形分離層、（７ｃ）はｎ形領＃：（エピタ
キシャル成長層） 、（ＪＤ 。 （２）は突起電極である。 なお、図中同一符号は同一または相当部分を示す０
ク基板にダイレクトポンディングした状態の一般例を示
す側面断面図、第２図は従来の突起電極を有するモノリ
シックＩＣの一例を示す断面図、第３図はこの発明の一
実施例を示す断面図である。 図において、（１）はモノリシックＩＣ，（２）は突起
電極、（３）は絶縁基板、（４）は金属配線、（５）は
Ｐ形半導体（Ｓｉ）基板、（６） 、 （６ａ） 、
（６ｂ）はｐ形分離層、（７ｃ）はｎ形領＃：（エピタ
キシャル成長層） 、（ＪＤ 。 （２）は突起電極である。 なお、図中同一符号は同一または相当部分を示す０
Claims (1)
- （１）ｐ形（またはｎ形）半導体基板内に接合分離技術
によつて製作され一方の主面に複数の突起電極を備え、
上記突起電極を絶縁基板上に上記各突起電極に対応させ
て形成された金属配線にボンディングされるように構成
されたものにおいて、上記複数の突起電極のうち上記ｐ
形（またはｎ形）半導体基板に電気的につながつている
突起電極以外の突起電極はそれぞれｐ形（またはｎ形）
分離層によつて電気的に分離して形成されたｎ形（また
はｐ形）領域に電気的に接続されたことを特徴とするモ
ノリシック半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124079A JPS611039A (ja) | 1984-06-13 | 1984-06-13 | モノリシツク半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124079A JPS611039A (ja) | 1984-06-13 | 1984-06-13 | モノリシツク半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS611039A true JPS611039A (ja) | 1986-01-07 |
Family
ID=14876406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59124079A Pending JPS611039A (ja) | 1984-06-13 | 1984-06-13 | モノリシツク半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS611039A (ja) |
-
1984
- 1984-06-13 JP JP59124079A patent/JPS611039A/ja active Pending
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