JPS609373B2 - 論理演算装置 - Google Patents

論理演算装置

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JPS609373B2
JPS609373B2 JP52059474A JP5947477A JPS609373B2 JP S609373 B2 JPS609373 B2 JP S609373B2 JP 52059474 A JP52059474 A JP 52059474A JP 5947477 A JP5947477 A JP 5947477A JP S609373 B2 JPS609373 B2 JP S609373B2
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logic
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JP52059474A
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ラルフ・チヤ−ルズ・ミツシエル
シン・チヨウ・ピ−
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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Description

【発明の詳細な説明】 この発明は論理機能を遂行する配列、更に具体的に言え
ば、配列の規模を大きくせずに、配列内で遂行される論
理機能の種類を増加することに関する。
格子状に交差する入力線及び出力線内で或る入力線と出
力線の特定の交点に夫々設けられた同一の回路素子から
成るマトリクス内で論理動作を行なうことはよく知られ
ている。
論理マトリクス又は配列を使うことによって論理回路の
配置を標準化することにより、論理演算回路を持つモノ
リシック・チップの設計並びに製造が簡単になり、促進
されることもよく知られている。然し、現在までの処、
論理配列の用途は限られている。用途が限られている主
な原因は、配列内の交点の内、ごく僅かな割合の交点し
か、論理機能の遂行に使えないことが判ったからである
。配列内の有用な交点の割合がこの様に低い結果、配列
を設けたモノリシック・チップの表面積の利用効率が悪
くなる。大抵の用途では、論理配列の設計並びに製造上
の効率の良さも、チップの面積の利用効率の為に経済的
な面でおさえられ、論理配列程規則的でないが、モノリ
シツク・チップの所定の面積内でずっと多くの論理機能
を遂行する様な特別註文の配置の論理チップの設計並び
に製造に余分の時間並びに手間をかけた方が安くつく。
論理配列内の利用し得る論理回路の割合が小さいことは
、配列の規則性の為である。
一旦入力線及び出力線を所定の論理機能を遂行する為に
使ったら、それらを他の無関係な論理機能を遂行する為
に使うことは出来ない。そうでないと、論理のバランス
をとる見込みがなくなる。この結果、配列の面積の大部
分には、有用な回路にならない入力線及び出力線の交点
がある。論理配列チップ上の論理のむだを少なくする為
にいろいろな方式が考え出された。
その１つの方式は、１個の配列の入力線に対して入力変
数を供給する為に複数個の復号器を使い、１個の配列内
で非常に有力な多数の論理機能を効率よく行なうことが
出来る様にするものである。むだを少なくする為に用い
られる別の方式は、プログラマブル配列論理チップ（Ｐ
ＬＡ）と呼ばれる配列の複合配置を用いるものである。
これは、積項発生器と呼ばれる第１の配列又はアンド配
列の出力を、積項の和発生器と呼ばれる第２の配列又は
オア配列に供給して、これらの機能を遂行するのに必要
な配列の交点の数を幾何学的に増やさずに、遂行し得る
機能の数を増やそうとするものである。この様な変更に
よって配列論理チップ上に設けることが出来る有用な論
理回路の数は増えるが、前に述べた入力線及び出力線の
利用出来ない部分が残ると言う問題の解決にはならない
。配列中の論理遂行素子又はゲートを相異なる期間中に
付熊し又は不能にすることにより、配列を時分割するこ
とが提案されている。
特にゲートは、シフト・レジスタの１段に貯蔵されたデ
ータにより夫々付能され又は不能にされる。その段に０
が貯蔵される度に、ゲートは作用しなくなるが、その段
に１が貯蔵される度に、ゲートは作用し得る様になる。
データをシフト・レジスタ内でシフトさせることにより
、相異なる期間中に相異なるゲートを付熊することが出
来る。この発明では、ゲートを作動する新しい方式が提
供される。
この方式では、ゲートは、それらが作用する期間を制御
する様に、電気的に接続されたり遮断されたりする。こ
の為、３端子ゲートの１つの端子を１つ又は更に多くの
スイッチング手段に接続して、ゲートに対する励娠回路
を閉じ、こうして２つの期間中の一方又は他方の間、ゲ
ートをオン又はオフに転ずることが出来る様にする。全
ての期間中に使われるゲートは励振源に永久的に接続し
、それが全ての期間中に作用出来る様にする。この様に
して回路を多重化様式で動作させ、或る時は１つの論理
機能を遂行し、別の時は相異なる論理機能を遂行する様
にすることが出来る。従って、この発明の目的は、所定
の寸法の論理配列回路チップによって遂行し得る論理の
量を増やすことである。
この発明の別の目的は、配列の内、有用な論理機能を遂
行するのに使うことが出来ない部分の規模を小さくする
ことである。
この発明の別の目的は、相異なる論理機能を遂行する為
に使える様に適応し易い配列論理装置を提供することで
ある。
次に第１図について説明すると、アンド配列１０が複数
個の並列入力線１２に入力変数Ａ，Ｂ，Ｃの真数又は補
数を表わす正の入力信号を受取る。
入力線に対して複数個の並列の線１４が直交方向に配置
されていて、入力線と格子を形成する。入力線及び出力
線の交点に、入力線１２に加えられたデー外こ対して論
理動作、図示の場合はノァ又は負のオア動作を遂行する
論理遂行装置１６が設けられる。これらの装置がその結
果を出力線１４に発生する。例えば、入力線１２ａ，１
２ｂ又は１２ｃ内の内のどれか或いは全部が正であれば
、出力線１４ａは装置１６ａ，１６ｂ又は１６ｃの内１
つ又は更に多くにより、低に保たれる。他の場合、線１
４ａは高レベルにある。アンド配列１０の出力線１４が
オア配列２０の入力線１８に接続される。これらの入力
線１８がオァ配列の出力線２２と交差している。その交
点に、アンド配列から受取った信号に対してオア機能を
遂行し、その結果を出力線２２に発生する論理遂行装置
２４が設けられている。例えば、入力線１８ａ，１８ｂ
，１８ｃ，１８ｄの内のどれか或いは全部が高であれば
、出力線２２ａは装置２４ａ，２４ｂ，２４ｃ又は２４
ｄの内の１つ又は更に多くにより、低に保たれる。他の
場合、線２２ａは高レベルにある。出力線が複数個のラ
ッチ２６に対してセット及びリセット入力を供給する。
ラッチ２６ａ，２６ｂ又は２６ｃの出力の様なこれらの
ラッチの出力をプログラマプル論理配列チップの外へ送
り出してもよいし、或いは場合によって２ビット復号器
を介してアンド配列に戻してもよい。従って、このプロ
グラマブル論理配列は組合せ論理及び順次論理を遂行す
ることが出来る。この形式のプログラマブル論理配列は
従来周知である。
この出願で違うのは、装置１６及び２４を励振電圧に接
続する仕方であって、その仕方により、相異なる時刻に
、入力変数に対して相異なる２組の論理機能を遂行する
ことが出来る。次に第２図について説明すると、論理遂
行装置１６のゲート２８が入力線１２ａに接続され、論
理遂行装置１６のドレイン３２が出力線１４に接続され
ると共に別の電界効果装置３０を介して電圧源ＶＤｏの
正の端子に接続されることが判る。装置のソース３４は
接続ないこするか或いは３本の線３６，３８，４０の内
の１本に接続される。この内の１本の線は大地に直接的
に接続され、他の線はスイッチ４２及び４４を介して大
地に接続される。ソースが接続されていない装置は、配
列内で論理機能を遂行する様に動作しない。ソースが線
４０に後続された装置は常に作用し得るが、スイッチ４
２及び４４を介して接続された装置は、スイッチが閉じ
ている時にだけ作用し得る。スイッチは交代的に閉じら
れる。即ち、スイッチ４２が閉じている時、スイッチ４
４が開き、スイッチ４４が閉じている時スイッチ４２が
開き、この為相異なる２つの動作期間がある。１つの動
作期間はスイッチ４２が閉じている時であり、もう１つ
はスイッチ４４が閉じている時である。
スイッチ４２が閉じている時、ソースが線３６に接続さ
れた全ての装置及びソースが線４０に接続された全ての
装置が導電する。スイッチ４４が閉じている時、線３８
及び４川こ接続された全ての装置が導電する。この為、
同じ配列を使って、相異なる時点に２つの相異なる論理
機能を遂行することが出来る。第２図で、ダイオード４
５が装置１６のドレインと線の間に接続されている。こ
れは、装置１６がスイッチ４２又は４４によって不作勤
状態に保たれている筈の期間中に導電する様な迷路が出
来るのを防止する為である。ここで第１図に戻ると、線
３６，３８，４０はこの図に示すプログラマブル論理配
列のアンド配列及びオア配列の両方の動作を制御するの
に使われることが判る。
各々の配列の装置が３本の線の内の１つに接続されてい
る。配列によって遂行される論理機能は、２つのことに
関係する。その１つは、２つの配列の交点にある、作用
し得る装置の配置である。即ち、どの交点に、線３６，
３８，４０の内の１つにソースが接続されている装置が
あるかである。もう１つは、３本の線３６，３８，４０
の内のどの１本に、作用し得る装置のソースが接続され
ているからである。第３図及び第４図は装置の作り方を
示す。
図に記入した数字は、第１図及び第２図のァンド配列で
それらと機能的に同等のものに用いた数字に対応する。
配列の出力線１４は、チップの基板５０に対する細長い
拡散部１４であり、大地端子に直接的に接続される線４
０も同じである。チップの個別化（ｐｅ岱ｏｎａｌｉｚ
ａｔｉｏｎ）層５２の上でこれらの拡散部に金属の線３
６，３８が重なっていて、ソースをスイッチ４２，４４
に接続する。夫々２本の線３６，３８の中間に金属の入
力線１２がある。これらの入力線が装置１６のゲート２
８を直列に接続する。これらのゲートは、装置の出力線
１４の内、ダイオード４５を形成する拡散部が設けられ
ている点と、装置のソース３４として作用する拡散部と
の間にある。ソースは、線１４，４０が拡散されるのと
同時に行なわれる拡散工程により、拡散部４０に、又は
メタラィズしたバィア孔５４，５６を介して金属線３６
の内の１つに選択的に接続され、又は接続されない。ど
の所定の交点でも、線３６，３８，４０の内の１本に達
する拡散が行なわれていない場合、その交点には能動装
置がない。拡散部４０１こ接続する場合、装置は常に作
用する。線３６に接続する場合、装置は電界効果装置４
２が導露している場合にだけ作用し、線が端子３８に接
続されれば、電界効果装置４４が導電する時だけ作用す
る。
【図面の簡単な説明】
第１図はこの発明を用いたプログラマブル論理配列チッ
プの配置を示す略図、第２図は第１図の配列内の若干の
ゲートを更に詳しく示す図、第３図は第１図の配列の配
置図、第４図は第１図の線４一４で切った断面図である
。 １２，１８……入力線、１４，２２……出力線、１６，
２４・…・・論理演算素子、４２，４４・・・…スイツ
チ。 ＦＩＧ．Ｉ ＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．４

Claims (1)

    【特許請求の範囲】
  1. １ 入力信号を同時に受取る複数個の入力線と、前記入
    力線と交差する複数個の出力線と、前記入力線と出力線
    との所定の交差位置に設けられ、前記入力信号に応答し
    て論理機能を行ないその応答を関連する出力線に発生す
    る複数個の論理素子とを有する論理演算装置であって、
    前記論理素子は第１の論理機能の実行のためにのみ用い
    られる第１群の論理素子と、第２の論理機能の実行のた
    めにのみ用いられる第２群の論理素子と、前記第１及び
    第２の論理機能の実行に共通に用いられる第３群の論理
    素子であって、前記第１及び第２の論理機能の夫々の実
    行時に作動するように付勢電源へ結合されたものとを有
    し、更に、前記第１群及び第２群の論理素子を選択的に
    作動させるように前記第１群及び第２群の論理素子を選
    択的に付勢電源へ結合するためのスイツチ手段を備える
    ことを特徴とする論理演算装置。
JP52059474A 1976-06-30 1977-05-24 論理演算装置 Expired JPS609373B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US70144476A 1976-06-30 1976-06-30
US701444 1976-06-30

Publications (2)

Publication Number Publication Date
JPS533039A JPS533039A (en) 1978-01-12
JPS609373B2 true JPS609373B2 (ja) 1985-03-09

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ID=24817408

Family Applications (1)

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JP52059474A Expired JPS609373B2 (ja) 1976-06-30 1977-05-24 論理演算装置

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US (1) US4084152A (ja)
JP (1) JPS609373B2 (ja)
CA (1) CA1092664A (ja)
DE (1) DE2726094C2 (ja)
FR (1) FR2357112A1 (ja)
GB (1) GB1523859A (ja)
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