JPS6092695A - High density printed wiring method - Google Patents
High density printed wiring methodInfo
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- JPS6092695A JPS6092695A JP58201309A JP20130983A JPS6092695A JP S6092695 A JPS6092695 A JP S6092695A JP 58201309 A JP58201309 A JP 58201309A JP 20130983 A JP20130983 A JP 20130983A JP S6092695 A JPS6092695 A JP S6092695A
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- printed wiring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、高密度印刷配線のために、ランド径の小さ
なランダムスルーホールを適用した高密度印刷配線方法
に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a high-density printed wiring method using random through holes with small land diameters for high-density printed wiring.
近年、印刷配線板の高密度化に対する要求が高まってい
る。そこで、印刷配線の高密度化を図るために1体の2
つの方法が考えられている。In recent years, there has been an increasing demand for higher density printed wiring boards. Therefore, in order to increase the density of printed wiring, two
Two methods are being considered.
■ 信号線の導体幅を細くすることにより。■ By narrowing the conductor width of the signal line.
l格子間(例えば0.1インチ)に配設可能な最大信号
線数を増やす。Increase the maximum number of signal lines that can be arranged between l grids (for example, 0.1 inch).
■ ランダムスルーホールのランド径を小さくすること
により、l格子間に配設可能な最大信号線数管増やす。■ Increase the maximum number of signal lines that can be placed between l grids by reducing the land diameter of random through holes.
しかし、このような方法を適用して作られる印刷配線板
には、高度な製造技術が要求されるランード径の小さな
ランダムスルーホールが極めて多数存在するため、上記
■、■の方法を採用したD A (Design Au
tomation )プログラムによる自動配線では、
配線処理のステップに続<不’!9ルーホール削除処理
のステップにより、細配線時に配置されたランダムスル
ーホールを、配線/4’ターンの経路改善によって極力
削減することが考慮されている。しかしながら。However, printed wiring boards made using this method have an extremely large number of random through holes with small land diameters that require advanced manufacturing technology. A (Design Au
tomation) In automatic wiring by program,
Following the wiring process steps In the step of 9 through-hole deletion processing, consideration is given to reducing as much as possible random through holes placed during thin wiring by improving the wiring/4' turn route. however.
このよう圧しても、ランド径の小さなランダムスルーホ
ールは多数存在し、やはシ製造歩留シの低下は避けられ
なかった。Even with such pressure, there were many random through holes with small land diameters, which inevitably led to a decrease in manufacturing yield.
この発明は上記事情に鑑みてなされたものでその目的は
、製造歩留9を犠牲にすることなく印刷配線の高密度化
が図れる高密度印刷配線方法を提供することにある。This invention has been made in view of the above circumstances, and its purpose is to provide a high-density printed wiring method that can increase the density of printed wiring without sacrificing the manufacturing yield.
この発明では、印刷配線の高密度化のためK。 In this invention, K is used to increase the density of printed wiring.
許される限シランド径の小さいランダムスルーホールを
適用した細配線が行なわれる。そして。Fine wiring is performed using random through holes with a small allowable shield diameter. and.
この発明は、この細配線後に、配線ノ臂ターンを変更す
ることを前提としてランド径を大きくすることが可能な
ランダムスルーホールをめ。This invention uses a random through hole that allows the land diameter to be increased on the premise that after this fine wiring, the turn of the wiring arm is changed.
該当ランダムスルーホール周辺の配線パターンを変更し
、且つ該当ランダムスルーホールtlンド径の大きなス
ルーホールに変更すること罠よハ印刷配線の高密度化を
保ったままでランド径の小さなランダムスルーホール全
削畠できるようKしたものである。Change the wiring pattern around the random through hole and change the random through hole to a through hole with a larger land diameter. I made this so that I could grow it.
第1図はこの発明の一実施例に係る計算機システムのハ
ードウェア構成を示す。同図において、符号10で示さ
れるCPUはシステムの中心をなすもので、主メモリ2
oに格納されている自動配線プログラム21に従い、外
部記憶装置30に格納されている設計ファイル(データ
ベース)31を用いて印刷配線板の自動配線処理を行な
う。なお、符号4oで示される人出力制御装置は外部記
憶装置30などの入出力装置とCPUJ O(主メモリ
Z(7)との間のデータ入出力制卸を行なう。FIG. 1 shows the hardware configuration of a computer system according to an embodiment of the present invention. In the same figure, a CPU designated by the reference numeral 10 forms the center of the system, and has a main memory 2.
According to the automatic wiring program 21 stored in o, automatic wiring processing of the printed wiring board is performed using the design file (database) 31 stored in the external storage device 30. It should be noted that the human output control device designated by the reference numeral 4o performs data input/output control between input/output devices such as the external storage device 30 and the CPUJO (main memory Z(7)).
第2図は自動配線がねされる高密度印刷配線板の一部を
示す。同図において、符号51で示される基本格子は、
ピンまたはランダムスルーホールが配設される最小学位
を示す。基本格子6ノを分割して得られる準格子52は
配線パターン(信号線の導体パターン)の配設可能ライ
ンを示す。このように印刷配線板は基本格子51と準格
子52とで表わされる。FIG. 2 shows a portion of a high density printed wiring board on which automatic wiring is applied. In the same figure, the basic lattice indicated by reference numeral 51 is
Indicates the minimum degree to which a pin or random through-hole will be placed. A quasi-lattice 52 obtained by dividing the basic lattice 6 indicates lines in which a wiring pattern (conductor pattern of a signal line) can be arranged. In this way, the printed wiring board is represented by the basic lattice 51 and the quasi-lattice 52.
CPUJ Oは自動配線プログラム21に基づく一自動
配線処理において、第3図のフローチャートに示される
ように、まず基本格子61.準格子62を使用した細か
な配線(細配線)を行なう(ステ77”8J)。即ち、
CPUJ17は。In an automatic wiring process based on the automatic wiring program 21, the CPUJ O first processes the basic grid 61. as shown in the flowchart of FIG. Perform fine wiring (fine wiring) using the quasi-grid 62 (step 77"8J). That is,
CPUJ17 is.
第2図の印刷配線板のイメージに対して、ピン配置基本
格子点の決定、ランダムスルー小−ル配置基本格子点の
決定、および準格子52を使用した配線AIターン配配
役等1知知細配線処理を行なう。これらの処理結果は外
部記憶装置30の設計ファイル31に格納される。次に
CPUI Oは、配線AIパターン経路改善によって不
要なランダムスルーポールを削除する不要スルー *−
ル削除処理を行なう(ステップs2)。For the image of the printed wiring board in Fig. 2, determination of basic grid points for pin arrangement, determination of basic grid points for random through small arrangement, wiring AI turn arrangement using quasi-lattice 52, etc. 1 knowledge Perform wiring processing. These processing results are stored in the design file 31 of the external storage device 30. Next, CPUI O removes unnecessary random through poles by improving the wiring AI pattern route *-
A file deletion process is performed (step s2).
従来の自動配線処理では、このステップs2で処理終了
となる。In the conventional automatic wiring process, the process ends at step s2.
第4図は従来の自動配線処理(即ち第3図に示すフロー
チャートのステップ81.82の処理)で得られる印刷
配線板の一部を示す。同図において61.〜61゜はス
テップ87で配置決定されたピン、62@ 、62.
はステップ8i、8zで配置決定されたランド径の小さ
なランダムスルーホール(mtフランムスルーホール)
である。また、631〜63.は水平方向のパターンを
許す層上の水平パターン(導体パターン)、64.〜6
41゜は垂直方向のノ4ターンを許す層上の垂直パター
ン(導体パターン)である。これら水平/4ターン(l
iJk(k=1.2・・・)および垂直ノ母ターン64
gCI=1.2・・・)の配設位置は第2図に示した準
格子52(更には基本格子5))の位置に一致する。FIG. 4 shows a portion of a printed wiring board obtained by a conventional automatic wiring process (i.e., the process of steps 81 and 82 of the flowchart shown in FIG. 3). In the same figure, 61. ~61° is the pin whose placement was determined in step 87, 62@, 62.
is a random through hole with a small land diameter determined in steps 8i and 8z (mt frame through hole)
It is. Also, 631-63. is a horizontal pattern (conductor pattern) on a layer that allows horizontal patterns, 64. ~6
41° is a vertical pattern (conductor pattern) on the layer that allows four turns in the vertical direction. These horizontal/4 turns (l
iJk (k=1.2...) and vertical mother turn 64
gCI=1.2...) corresponds to the position of the quasi-lattice 52 (furthermore, the basic lattice 5) shown in FIG.
なお、この実施例における自動配線においては、以下に
示す4つの条件が適用される。Note that the following four conditions are applied to the automatic wiring in this embodiment.
■ 配線紅路として、基本格子51.準格子62が使用
できる。■ Basic grid 51. as wiring red route. A quasi-lattice 62 can be used.
■ ビン611(1=1.2・・・)およびランダムス
ルーホール623(j=J、Z・・・)は基本格子51
の格子点(基本格子点)上に位置する。■ The bin 611 (1=1.2...) and the random through hole 623 (j=J, Z...) are the basic lattice 51
is located on the lattice point (basic lattice point).
■ ビン611を配置することにより、基本格子51間
の準格子52が2本使用不可となる。(2) By arranging the bins 611, two quasi-lattices 52 between the basic lattices 51 become unusable.
■ ランダムスルーホール623を配置することによシ
、基本格子51間の準格子52が1本使用不可となる。(2) By arranging the random through holes 623, one quasi-lattice 52 between the basic lattices 51 becomes unusable.
上述の条件で、従来方式の手順に従い、ランド径の小さ
なランダムスルーホールe z j k’l−用した細
配線(ステップS1)、および不要スルーホールの削除
(ステップ8z)?:行なうと。Under the above conditions, according to the procedure of the conventional method, thin wiring using random through holes with small land diameters (step S1) and unnecessary through holes are deleted (step 8z)? :I want to do it.
第4図に示した如くランダムスルーホール(この例では
ランダムスルーホール62I )周辺で印刷配線密度が
低い箇所が生じることがある。As shown in FIG. 4, there may be areas where the printed wiring density is low around the random through hole (in this example, the random through hole 62I).
そζで、この実施例では、ステップS2で自動配線処理
全終了させず、史に処理を継続して上述の如き箇所を検
出し、配線パターンを一部変更することによりランド径
の小さなランダムスルーホールをランド径の大きな(具
体的にはビン611と同一ランド径の)ランダムスルー
ホールに変更するようにしている。この変更処理につい
て以下に詳述する。Therefore, in this embodiment, the automatic wiring process is not completely terminated in step S2, but the process continues to detect the above-mentioned locations, and by partially changing the wiring pattern, a random through wire with a small land diameter is created. The hole is changed to a random through hole with a large land diameter (specifically, the same land diameter as the bottle 611). This change process will be described in detail below.
CPUJ(7はステップS2の不要スルーホールの削除
処理を行なうと、外部記憶装置30内の設計ファイル3
)を診照して、印刷配線板(の基本格子点)に配置され
ている(ランド径の小さな)う〜ダ・−−−ホー−0位
1゛N@\取出す(ステップ83)。次にCPUJ O
は。CPUJ (7 is the design file 3 in the external storage device 30 when the process of deleting unnecessary through holes in step S2 is performed.
) and take out the U-da--Ho-0 position 1'N@\ (with small land diameter) arranged on (the basic lattice points of) the printed wiring board (step 83). Next, CPUJ O
teeth.
全てのランダムスルーホールの位置情報の取出しが既に
終了し、取出し対象となる新たなランダムスルーホール
がもう存在していないか否かの判定を行なう(ステップ
84)。今、ステップ83の処理でランダムスルーホー
ル62jの位置情報が取出され、したがってステップ8
4での判定結果がNO判定となったものとする。The extraction of the position information of all the random through holes has already been completed, and it is determined whether or not there are no new random through holes to be extracted (step 84). Now, the position information of the random through hole 62j is extracted in the process of step 83, and therefore the process of step 8
It is assumed that the determination result in step 4 is NO.
この場合、CPUl0は、ステップS3の処理で取出し
たランダムスルーホール623の位置情報に基づいて、
当該ランダムスルーホール623周辺の配線情報を外部
記憶装置30内の設計ファイル3ノから取出す(ステッ
プ85)。In this case, the CPU 10, based on the position information of the random through hole 623 extracted in the process of step S3,
The wiring information around the random through hole 623 is extracted from the design file 3 in the external storage device 30 (step 85).
ココで、ランダムスルーホール623周辺の配線情報と
は、当該ランダムスルーホール623周辺(例えばラン
ダムスルーホール621が配置されている基本格子点を
共有する基本格子)に配置されているビンおよびランダ
ムスルーホールの位置情報、更には当該ランダムスルー
ホールezjの周辺に配設されている配線パターン(導
体パターン)の本数および位置の情報等である。Here, the wiring information around the random through hole 623 refers to the bins and random through holes placed around the random through hole 623 (for example, the basic lattice that shares the basic lattice point where the random through hole 621 is placed). , and information on the number and position of wiring patterns (conductor patterns) arranged around the random through hole ezz.
CPUJ OはステップS5を実行すると、当該ステッ
プ85で得られたランダムスルーホール623周辺の配
線情報、更には配線パターンの幅、パターン間の最小間
隔、ビンやランダムスルーホールの大きさの各同定情報
、および前述した条件■、■に基づいて、当該ランダム
スルーホール62jをランド径の大きな(ビン611と
同一ランド径の)ランダムヌル−ホールに変更できるか
否かの判定を行なう(ステツf86)。この半定は、ラ
ンダムスルーホール62j局辺の配線パターン(の配設
位置)の変更を前提除外として行なわれる。なお、配線
パターンの変更を心安としない場合もある。例えばラン
ダムスルーホール62.のように1周辺の配線パターン
を変更してもランド径を大きくできない場合(ランダム
スルーホール62.の右側基本格子内を4本の垂直パタ
ーン64v〜64m。が走行しているためである)、ス
テップS6での判定結果はNO判足となる。この」局舎
。When the CPUJ O executes step S5, it obtains the wiring information around the random through hole 623 obtained in step 85, as well as identification information such as the width of the wiring pattern, the minimum interval between patterns, and the size of the bin and random through hole. , and the aforementioned conditions (1) and (2), it is determined whether the random through hole 62j can be changed to a random null hole with a larger land diameter (the same land diameter as the bottle 611) (step f86). This semi-determination is performed with the exception of changing the wiring pattern (its placement position) around the random through hole 62j. Note that there are cases where changing the wiring pattern is not safe. For example, random through hole 62. If the land diameter cannot be increased even if the wiring pattern around one is changed as shown in (this is because four vertical patterns 64v to 64m are running within the basic lattice on the right side of the random through hole 62), The determination result in step S6 is NO. This station building.
ステップ83に戻る。一方、ランダムスルーホール62
.のように周辺の配線パターンを変更する(この例では
水平パターン63..636を図示下方向に準格子1本
分ずつ移動する)ことにより(或いは配線)ぐターンを
変更することなく)ランド径を大きくできる場合には、
ステップ86での判定結果はyl!is判定となる。こ
の場合、CPUl0は1例えばランダムスルーホール6
2.の場合であれば、ランド径を大きく変更できるよう
に、第4図に示す水平ノ9ターン6:i、、63.を図
示下方向に準格子1本分ずつ移動する(ステップsy)
。次にCPU10はランド径の小さなランダムスルーホ
ール62mを第5図に示すようにランド径の大きな(ピ
ン6Jiと同一ランド径の)ランダムスルーホール(8
1!2 ランダムスルーホール)70WC変更する。な
お、第5図において、符号71゜72で示される水平ノ
々ターンは第4図に示す水平パターン63..63・を
上述の如く移動して得られるノeターンである。CPU
l0はステップS8の処理を行なうと、再びステップS
3を実行する。Return to step 83. On the other hand, random through hole 62
.. By changing the surrounding wiring pattern (in this example, moving the horizontal patterns 63...636 downward in the diagram by one quasi-grid), the land diameter can be changed without changing the turn (or wiring). If it is possible to increase
The determination result at step 86 is yl! It becomes an is judgment. In this case, CPU10 is 1, for example, random through hole 6
2. In this case, the horizontal nine turns 6:i, , 63 . shown in FIG. 4 can be used to greatly change the land diameter. is moved downward in the diagram by one quasi-grid (step sy)
. Next, the CPU 10 replaces the random through hole 62m with a small land diameter with the random through hole 8 with a large land diameter (same land diameter as the pin 6Ji) as shown in FIG.
1!2 Random through hole) Change 70WC. In addition, in FIG. 5, the horizontal no-turns indicated by reference numerals 71 and 72 correspond to the horizontal pattern 63. shown in FIG. .. This is a noe turn obtained by moving 63. as described above. CPU
When l0 performs the process of step S8, it returns to step S.
Execute 3.
このようにして、いったん配置されたランド径の小さな
ランダムスルーホールのうち1周辺の配線ノ4ターン(
の配設位1t)t−変更することにより(或いは現状の
ままで)ランド径を大きくすることが可能なスルーホー
ルが、ランド径■大きなランダムスルーホールに選択的
に変更される。そして、ステップS4での判定結果がY
ES判定となると、即ち全てのランダムスルーホールの
位置情報の取出しが既に終了したことが判定されると、
自動配線処理は終了となる。In this way, the wiring around one of the random through holes with a small land diameter that has been placed once has four turns (
A through hole whose land diameter can be increased by changing the arrangement position 1t)t (or by changing the current state) is selectively changed to a random through hole with a large land diameter. Then, the determination result in step S4 is Y.
When it comes to ES determination, that is, when it is determined that the extraction of position information of all random through holes has already been completed,
The automatic wiring process ends.
以上詳述したようにこの発明によれば、印刷配線密度を
低下させることなく、製造は勿#a。As described in detail above, according to the present invention, it is possible to manufacture #a without reducing the printed wiring density.
検査の困難なランド径の小さなランダムスルーホール数
ft極力減少することができる。即ち。The number of random through holes with small land diameters that are difficult to inspect can be reduced as much as possible. That is.
この発明によれば、製造歩留シを犠牲にすることなく印
刷配線の高密度化を図ることができる。According to this invention, it is possible to increase the density of printed wiring without sacrificing manufacturing yield.
第1図はこの発明の一実施例に係る計算機システムの構
成を示すブロック図、第2図は印刷配線板での配線単位
となる基本格子および準格子を説明する図、第3図は第
1図に示す計算機システムで実現される自動配線処理の
手順を示すフローチャート、第4図は従来の自動配線処
理手順による配線結果゛の一例を示す。第5図は第3図
のフローチャートに従った配線結果の一例を示す図であ
る。
10・・・CPU、31・・・設計ファイル、57・・
・基本格子、52・・・準格子、621 .62!*〜
・第1ランダムスルーホール、631〜63.。
71.12・・・水平パターン、64.〜−641゜…
垂直ノ臂ターン、7111・・・第2ランダムスルーホ
ール。
出願人代理人 弁理士 鈴 江 武 彦第1図
第2匡
第3図
第4図
第5図FIG. 1 is a block diagram showing the configuration of a computer system according to an embodiment of the present invention, FIG. FIG. 4 is a flowchart showing the procedure of automatic wiring processing realized by the computer system shown in the figure. FIG. 4 shows an example of the wiring result obtained by the conventional automatic wiring processing procedure. FIG. 5 is a diagram showing an example of a wiring result according to the flowchart of FIG. 3. 10...CPU, 31...Design file, 57...
・Basic lattice, 52... quasi-lattice, 621. 62! *〜
・First random through hole, 631-63. . 71.12...Horizontal pattern, 64. ~-641°...
Vertical arm turn, 7111...2nd random through hole. Applicant's Representative Patent Attorney Takehiko Suzue Figure 1 Figure 2 Masaru Figure 3 Figure 4 Figure 5
Claims (1)
配置基本格子点の決定、および準格子を用いた配線ノj
ターン配設等の細配線処理の後、配線パターンの経路改
善により不要な上記第1クン〆ムスルーホールを削除す
る第1ステツプと、この第1ステツプで配置決定された
上記第1ランダムスルーホール周辺の配線情報を得る第
2ステツプと、この第2ステツプで得られた上記配線情
報に基づき、配線ノ臂ターン変更によシ、対応する上記
第1ランダムスルーホールを当該スルーホールよシラン
ド径の大きい第2ランダムスルーホールに変更できるか
否かを判断する第3ステツプと、この第3ステツプでの
判断結果に応じて配線i4ターンを変更し、且つ上記対
応する第1ランダムスルーホールを上記第2ランダムス
ルーホールに変更する第4ステツプとを具備することを
特徴とする高密度印刷配線方法。Determination of pin arrangement basic lattice points, determination of first random through hole arrangement basic lattice points, and wiring node using quasi-lattice
After fine wiring processing such as turn arrangement, a first step of deleting the unnecessary first random through hole by improving the route of the wiring pattern, and a first step of removing the first random through hole whose placement is determined in this first step. A second step of obtaining peripheral wiring information, and based on the above-mentioned wiring information obtained in this second step, by changing the wiring arm turn, the corresponding first random through hole is changed from the through hole to the shield diameter. A third step of determining whether or not it can be changed to a larger second random through hole, changing the wiring i4 turn according to the judgment result in the third step, and changing the corresponding first random through hole to the second random through hole. and a fourth step of changing to two random through holes.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58201309A JPH0612559B2 (en) | 1983-10-27 | 1983-10-27 | High-density printed wiring method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58201309A JPH0612559B2 (en) | 1983-10-27 | 1983-10-27 | High-density printed wiring method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6092695A true JPS6092695A (en) | 1985-05-24 |
JPH0612559B2 JPH0612559B2 (en) | 1994-02-16 |
Family
ID=16438864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58201309A Expired - Lifetime JPH0612559B2 (en) | 1983-10-27 | 1983-10-27 | High-density printed wiring method |
Country Status (1)
Country | Link |
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