JPS609252A - 通信制御装置の回線走査方式 - Google Patents
通信制御装置の回線走査方式Info
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- JPS609252A JPS609252A JP58115042A JP11504283A JPS609252A JP S609252 A JPS609252 A JP S609252A JP 58115042 A JP58115042 A JP 58115042A JP 11504283 A JP11504283 A JP 11504283A JP S609252 A JPS609252 A JP S609252A
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- circuit
- address
- timing
- communication control
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は通信制御装置の回線走査方式に閃し、特ニ通信
制御装置と回線接続装置との間のインタフェースにおけ
る伝送時間による、接続可能ケーブル長および接続可能
回線数への影響を減少するようにした回線走査方式に関
する。
制御装置と回線接続装置との間のインタフェースにおけ
る伝送時間による、接続可能ケーブル長および接続可能
回線数への影響を減少するようにした回線走査方式に関
する。
技術の背景
第１図は本発明の技術背景および従来技術を説明するた
めの回線走査方式を示すプロ、り回路図である。第１図
において通信制御装置１は複数の端末装置２に接続され
た複数の回線を中央処理装置７に接続し、各回線と中央
処理装置７との間のデータの交換を時分割に制御する。
めの回線走査方式を示すプロ、り回路図である。第１図
において通信制御装置１は複数の端末装置２に接続され
た複数の回線を中央処理装置７に接続し、各回線と中央
処理装置７との間のデータの交換を時分割に制御する。
この時分割の制御を実現するために、一般に通信制御装
置１は、回線の制御情報や送受信データ等を格納する回
線用メモリ（ＬＭ）１１を含む回線制御部（ＬＯＴ）１
２を有し、かつ、回線用メモリ１１に格納する制御情報
や送信データ等を発生する、制御ブ四グラムを内蔵した
主記憶部１３および主制御部１４を有する。通信制御装
置１に接続される回線接続装置（ＬＵＴ ）８は各回線
のモデム９と１対１に対応する回線対応部８１を有する
。
置１は、回線の制御情報や送受信データ等を格納する回
線用メモリ（ＬＭ）１１を含む回線制御部（ＬＯＴ）１
２を有し、かつ、回線用メモリ１１に格納する制御情報
や送信データ等を発生する、制御ブ四グラムを内蔵した
主記憶部１３および主制御部１４を有する。通信制御装
置１に接続される回線接続装置（ＬＵＴ ）８は各回線
のモデム９と１対１に対応する回線対応部８１を有する
。
通信制御装置１内の回線制御部１２はアドレス信号を順
次送出して回線接続装置８内の回線対応部８１をある決
められた順番に従って走査し、指定された回線対応部に
対応するモデム９を介して当該回線対応部８１に格納さ
れた文字等のデータを例えば１ビ、ト毎に回線用メモリ
１１に取込むとともに、回線用メモリ１１に格納されて
いる当該回線の情報を読み出して、その内容に従がって
当該＠線の回線対応部８１にデータを送出する等の制御
を行ない、回線対応部８１の内容を更新する。また、主
記憶部１３に格納されている制御プ四グラムは主制御部
１４の指示により当該回線の回線用メモリ１１のアドレ
スを指示し、出力命令や入力命令を用いて回線用メモリ
１１の内容の更新や読み出しを行うことにより、当該回
線の制御や情報の主記憶部１３への取り込みを行う。一
般に通信制御装置１と回線接続装置８はシステム構成の
変更を容易にするため別々の筐体に収容され、両装置間
はケーブル６を介して接続されることが普通である。
次送出して回線接続装置８内の回線対応部８１をある決
められた順番に従って走査し、指定された回線対応部に
対応するモデム９を介して当該回線対応部８１に格納さ
れた文字等のデータを例えば１ビ、ト毎に回線用メモリ
１１に取込むとともに、回線用メモリ１１に格納されて
いる当該回線の情報を読み出して、その内容に従がって
当該＠線の回線対応部８１にデータを送出する等の制御
を行ない、回線対応部８１の内容を更新する。また、主
記憶部１３に格納されている制御プ四グラムは主制御部
１４の指示により当該回線の回線用メモリ１１のアドレ
スを指示し、出力命令や入力命令を用いて回線用メモリ
１１の内容の更新や読み出しを行うことにより、当該回
線の制御や情報の主記憶部１３への取り込みを行う。一
般に通信制御装置１と回線接続装置８はシステム構成の
変更を容易にするため別々の筐体に収容され、両装置間
はケーブル６を介して接続されることが普通である。
以上のことかられかるように、通信制御装置１と回線接
続装置８との間でケーブル６を介して、通信制御装置１
からみてアドレス送出、データ入力、データ処理、デー
タ送出という一連の処理を走査周期毎に繰返し行うため
、１つの端末装置を処理するのに要する時間、すなわち
、１アドレス時間は、その下限がケーブルディレーとデ
ータの処理時間により決定される。具体的に例をあげる
と、ケーブル１ｒｎあたり５ｎｓのディレー、ケーブル
長５０ｍ１データ処理時間２００ ｎｓとすると１アド
レス時間は９５０ ｎａ （５Ｘ５０Ｘ３（アドレス送
出、データ入力、データ出力）＋２００）以上必要とな
る。
続装置８との間でケーブル６を介して、通信制御装置１
からみてアドレス送出、データ入力、データ処理、デー
タ送出という一連の処理を走査周期毎に繰返し行うため
、１つの端末装置を処理するのに要する時間、すなわち
、１アドレス時間は、その下限がケーブルディレーとデ
ータの処理時間により決定される。具体的に例をあげる
と、ケーブル１ｒｎあたり５ｎｓのディレー、ケーブル
長５０ｍ１データ処理時間２００ ｎｓとすると１アド
レス時間は９５０ ｎａ （５Ｘ５０Ｘ３（アドレス送
出、データ入力、データ出力）＋２００）以上必要とな
る。
一方、各回線対応部８１が１ビ、トのデータを送受信す
る間に、同線制御部１２は全回線対応部を走査しなけれ
ばならないので、１アドレス時間の上限は通信速度と回
線数によって決定される。
る間に、同線制御部１２は全回線対応部を走査しなけれ
ばならないので、１アドレス時間の上限は通信速度と回
線数によって決定される。
従って、１アドレス時間は下記の条件により決上記の条
件より、接続する回線の最高速度を落とすか、または接
続回線数を減少させれば、１アドレス時間が大きくでき
るため、ケーブル長を長くできる。逆に、ケーブル長を
短くすれば、１アドレス時間を小さくできるため、接続
する回線の最高速度をあげられる。または接続面ｍ数を
増やすことができる。
件より、接続する回線の最高速度を落とすか、または接
続回線数を減少させれば、１アドレス時間が大きくでき
るため、ケーブル長を長くできる。逆に、ケーブル長を
短くすれば、１アドレス時間を小さくできるため、接続
する回線の最高速度をあげられる。または接続面ｍ数を
増やすことができる。
従来技術と問題点
従来の回線走査方式の１例では１アドレス時間が固定の
ため、実際に接続する回線数や通信速度が１アドレス時
間決定の時決めた値より小さくてもケーブル長は長くで
きない。逆にケーブル長を短くしても回線数や通信速度
を大きくできない。
ため、実際に接続する回線数や通信速度が１アドレス時
間決定の時決めた値より小さくてもケーブル長は長くで
きない。逆にケーブル長を短くしても回線数や通信速度
を大きくできない。
また、従来の他の例において、アドレス時間可変の回線
走査方式が知られているが、この方式はケーブル・ディ
レーにより１アドレス時間を可変とする方式ではなく、
回線対応部８１からの処理要求の有無により１アドレス
時間を可変とする方式である。すなわち、処理要求があ
った場合は長く、処理要求のない場合は短くする。
走査方式が知られているが、この方式はケーブル・ディ
レーにより１アドレス時間を可変とする方式ではなく、
回線対応部８１からの処理要求の有無により１アドレス
時間を可変とする方式である。すなわち、処理要求があ
った場合は長く、処理要求のない場合は短くする。
この従来方式のアドレス時間可変の目的は不要な回線走
査の時間を短縮し、代わりに制御プルグラムによる処理
時間を増加させて処理能力の向上をはかることにあるが
、この方式でもアドレス作成部および処理要求検出回路
が通信制御装置側にあるため処理要求検出までにケーブ
ルを介してアドレス送出、データ受信の２回の信号のや
りとりが必要なため、ケーブル長が長くなるとケーブル
、ディレーにより時間がかかり、処理要求の無い場合で
も回線走査時間の大幅な短縮はできない。
査の時間を短縮し、代わりに制御プルグラムによる処理
時間を増加させて処理能力の向上をはかることにあるが
、この方式でもアドレス作成部および処理要求検出回路
が通信制御装置側にあるため処理要求検出までにケーブ
ルを介してアドレス送出、データ受信の２回の信号のや
りとりが必要なため、ケーブル長が長くなるとケーブル
、ディレーにより時間がかかり、処理要求の無い場合で
も回線走査時間の大幅な短縮はできない。
また、処理要求が有った場合の１アドレス時間は固定の
為、たとえ接続回線数が少なくなったとしても、ケーブ
ル長は長くできない。
為、たとえ接続回線数が少なくなったとしても、ケーブ
ル長は長くできない。
以上、述べたことかられかるように、従来の方式では１
アドレス時間決定の際の条件値が一つでも限界を越える
と他の条件に余裕があっても動作しないため、通信制御
装置を、効率よく使用できない０ 発明の目的 本発明の目的は、上述の従来技術における問題にかんが
み、回線対応部および回線用メモリを指示する＠線アド
レス作成部を＠線接続装置に持たせるという構想に基づ
き、ケーブル長が短い場合接続回線数を増加させ、逆に
回線数が少ない場合ケーブル長を長くして、ケーブル長
に対応したアドレス時間を得ることを可能にし、それに
より、通信制御装置および回線接続装置の筐体の配貨の
自由度を増す等、通信制御装置を効率よく使用できる＠
Ｊ線走査方式を提供することにある。
アドレス時間決定の際の条件値が一つでも限界を越える
と他の条件に余裕があっても動作しないため、通信制御
装置を、効率よく使用できない０ 発明の目的 本発明の目的は、上述の従来技術における問題にかんが
み、回線対応部および回線用メモリを指示する＠線アド
レス作成部を＠線接続装置に持たせるという構想に基づ
き、ケーブル長が短い場合接続回線数を増加させ、逆に
回線数が少ない場合ケーブル長を長くして、ケーブル長
に対応したアドレス時間を得ることを可能にし、それに
より、通信制御装置および回線接続装置の筐体の配貨の
自由度を増す等、通信制御装置を効率よく使用できる＠
Ｊ線走査方式を提供することにある。
発明の構成
上記の目的達成のために、本発明により提供されるもの
は、通信回線と接続される回線対応部を複数個有する回
線接続装置と各通信回線の制御情報および送受信データ
を格納する回線用メモリを含む回線制御部を有する通信
制御装置とのインタフェースにおいて、回線対応部およ
び回線用メモリを指示する回線アドレス作成部を回線接
続装置に持たせ、回線制御部からの処理終了信号検出ま
で該回線アドレスをアドレス作成部で保持することを特
徴とする通信制御装置の回線走査方式である。
は、通信回線と接続される回線対応部を複数個有する回
線接続装置と各通信回線の制御情報および送受信データ
を格納する回線用メモリを含む回線制御部を有する通信
制御装置とのインタフェースにおいて、回線対応部およ
び回線用メモリを指示する回線アドレス作成部を回線接
続装置に持たせ、回線制御部からの処理終了信号検出ま
で該回線アドレスをアドレス作成部で保持することを特
徴とする通信制御装置の回線走査方式である。
発明の実施例
以下、本発明の実施例を詳細に説明する。
第２Ａ図および第２Ｂ図は本発明の一実施例による通信
制御装置の回線走査方式を示すブロック回路図であり、
第２Ａ図は通信制御装置側、第２Ｂ図は回線接続装置側
をそれぞれ示している。図中、２１は通信制御装置の回
線制御部（ＬＯＴ）、２２はプ四グラムアドレスレジス
タ（ＰひＡＤ）、２６は回線用メモリ（ＬＭ）、２４は
メモリ読出しレジスタ（ＭＲＲ）、２５はデータ制御回
路（ＤＯ）、２６は制御タイミング回路（ＯＴＭ）、２
７はアドレス切替回路（ＭＡＤ）、２Ｂは入力データレ
ジスタ（よりＲ）、２９は＠線アドレスＣＩＩＮＡＤ）
バス、３０は入力データバス（よりＢ）、３１は出力デ
ータバス（ＯＤＢ）、３２はビット処理要求信号（ＢＩ
ＶＯ）ｉ、３３は処理終了信号（Ｗ２）線、６４は回線
接続装置（Ｌ、ＵＴ）、３５はアドレス作成回路（ＡＤ
（））、３６は処理要求保持回路（ＳＶＲＢ）、６７は
ＬＵＴタイミング回路（ＬＴＭ）、６８は回線対応部（
ＬＡ）、４０はケーブルである。
制御装置の回線走査方式を示すブロック回路図であり、
第２Ａ図は通信制御装置側、第２Ｂ図は回線接続装置側
をそれぞれ示している。図中、２１は通信制御装置の回
線制御部（ＬＯＴ）、２２はプ四グラムアドレスレジス
タ（ＰひＡＤ）、２６は回線用メモリ（ＬＭ）、２４は
メモリ読出しレジスタ（ＭＲＲ）、２５はデータ制御回
路（ＤＯ）、２６は制御タイミング回路（ＯＴＭ）、２
７はアドレス切替回路（ＭＡＤ）、２Ｂは入力データレ
ジスタ（よりＲ）、２９は＠線アドレスＣＩＩＮＡＤ）
バス、３０は入力データバス（よりＢ）、３１は出力デ
ータバス（ＯＤＢ）、３２はビット処理要求信号（ＢＩ
ＶＯ）ｉ、３３は処理終了信号（Ｗ２）線、６４は回線
接続装置（Ｌ、ＵＴ）、３５はアドレス作成回路（ＡＤ
（））、３６は処理要求保持回路（ＳＶＲＢ）、６７は
ＬＵＴタイミング回路（ＬＴＭ）、６８は回線対応部（
ＬＡ）、４０はケーブルである。
第３Ａ図および第３Ｂ図は第２Ａ図および第２Ｂ図の装
置の動作を説明するためのタイムチャートである。
置の動作を説明するためのタイムチャートである。
以下に第２Ａ図、第２Ｂ図、第３Ａ図、および第６Ｂ図
を用いて本発明の一実施例による通信制御装置の回線走
査方式を説明する。第６Ａ図、第３Ｂ図において、回線
制御部（ｐａＴ）２１の制御タイミングＲ１＊ Ｗｌ
ｐ Ｍ２１ ｍ Ｍ２２等の各々の時間幅は１５０ｎｓ
、回線接続装置（ＬＯＴ）３４の制御タイミングＴＷ１
＊ ＴＲ＋ Ｔ１ ｅ Ｔ２＋等の各々の時間幅は９
０ｎＥ１、ケーブル４０の１ｍあたりのディレーは５
ｎｓ 、ゲートのディレーは無いものとして図示しであ
る。また、回線アドレス（ＬＭＡＤ）、ビット処理要求
信号（ｎ５ｖｏ ）および処理終了信号（Ｗ２）を示す
実線のタイムチャートはケーブル長３０ｍの場合、点線
のタイムチャートはケーブル長９０ｍの場合をそれぞれ
示している。以下の説明では主としてケーブル長３０ｍ
の場合について記述する。
を用いて本発明の一実施例による通信制御装置の回線走
査方式を説明する。第６Ａ図、第３Ｂ図において、回線
制御部（ｐａＴ）２１の制御タイミングＲ１＊ Ｗｌ
ｐ Ｍ２１ ｍ Ｍ２２等の各々の時間幅は１５０ｎｓ
、回線接続装置（ＬＯＴ）３４の制御タイミングＴＷ１
＊ ＴＲ＋ Ｔ１ ｅ Ｔ２＋等の各々の時間幅は９
０ｎＥ１、ケーブル４０の１ｍあたりのディレーは５
ｎｓ 、ゲートのディレーは無いものとして図示しであ
る。また、回線アドレス（ＬＭＡＤ）、ビット処理要求
信号（ｎ５ｖｏ ）および処理終了信号（Ｗ２）を示す
実線のタイムチャートはケーブル長３０ｍの場合、点線
のタイムチャートはケーブル長９０ｍの場合をそれぞれ
示している。以下の説明では主としてケーブル長３０ｍ
の場合について記述する。
回線接続装置（ＬＵＴ）３４のタイミング回路３７から
のタイミングＴｗ１またはＴｗ２により、アドレス作成
回路（ＡＤＧ）３５は回線アドレス（ＬＮＡＤ）を作成
し、この回線アドレスを回線対応部（Ｉ、Ａ）３８およ
び、ＬＮＡＤバス２９を介して回線制御部（Ｉ、０Ｔ）
２１へ送出する。回線アドレス（ＬＮＡＤ）により指示
された回線対応部ＣＩ、Ａ）３Ｂは、回線の状態および
ビット・データを入力データ・バス（よりＢ）３０によ
り回線制御部（１，０Ｔ）２１へ転送するとともに、１
ビ、ト・データ時間毎にオンとなるビット処理要求信号
（ＢＳＶＯ）を処理要求保持回路（ＳＶＲＢ）６５へ送
出する。処理要求保持回路（ＳＶＲＥ）ング回路（ＩＩ
ＴＭ）３７へ転送する。
のタイミングＴｗ１またはＴｗ２により、アドレス作成
回路（ＡＤＧ）３５は回線アドレス（ＬＮＡＤ）を作成
し、この回線アドレスを回線対応部（Ｉ、Ａ）３８およ
び、ＬＮＡＤバス２９を介して回線制御部（Ｉ、０Ｔ）
２１へ送出する。回線アドレス（ＬＮＡＤ）により指示
された回線対応部ＣＩ、Ａ）３Ｂは、回線の状態および
ビット・データを入力データ・バス（よりＢ）３０によ
り回線制御部（１，０Ｔ）２１へ転送するとともに、１
ビ、ト・データ時間毎にオンとなるビット処理要求信号
（ＢＳＶＯ）を処理要求保持回路（ＳＶＲＢ）６５へ送
出する。処理要求保持回路（ＳＶＲＥ）ング回路（ＩＩ
ＴＭ）３７へ転送する。
ＬＵＴタイミング回路（ＬＴＭ）５７ではビ。
ト処理要求信号（ＢＳＶＯ）のオン／オフを判定し、オ
フならば、タイミングＴｗ１を作成し、アドレス作成回
路（ＡＤＧ）３５へ次のアドレス（ＬＮＡＤ）の作成を
指示する。また、オンならば、回線制御部（ＩＩＯＴ）
２１がらの処理終了信号（Ｗ２）を検出するまでタイミ
ングはＴ１＃Ｔ２１Ｔ３・・・Ｔユと歩進させておく。
フならば、タイミングＴｗ１を作成し、アドレス作成回
路（ＡＤＧ）３５へ次のアドレス（ＬＮＡＤ）の作成を
指示する。また、オンならば、回線制御部（ＩＩＯＴ）
２１がらの処理終了信号（Ｗ２）を検出するまでタイミ
ングはＴ１＃Ｔ２１Ｔ３・・・Ｔユと歩進させておく。
なお、処理要求保持回路（ＳＶＲＢ）３６ヘセツトした
ビット処理要求信号（ＢＳＶＯ）は回線制御部（ＬＯＴ
）２１で検出するのに十分な時間を経過（第３Ｂ図では
ＬＵＴタイミングＴｓ ） するとリセットする。
ビット処理要求信号（ＢＳＶＯ）は回線制御部（ＬＯＴ
）２１で検出するのに十分な時間を経過（第３Ｂ図では
ＬＵＴタイミングＴｓ ） するとリセットする。
一方、回線制御部（ｌｌ０Ｔ ） ２１の制御タイミン
グ回路（ＯＭＴ）２６は、通常時は主制御部１４０から
送られて来る制御プログラムの指示したアドレス（ＰＧ
ＡＤ）を処理するプログラムサイクル（ＰＣ）の読出し
制御タイミングＲ１および書込み制御タイミングｗ１
のみを作成しており、Ｌ Ｕ Ｔ ３４１Ｏノヒ、 ）
処理要求信号（ＢＳＶＯ）がオンになると、ケーブル６
２上の夛−プルディレー１５０ ｍｓ の後にＢＳＶＯ
を受け、その時のプログラムサイクル（ｐｏ）の終了の
後に、走査しているアドレスの回線対応部３８を処理す
るスキャンサイクル（ＳＯ）の制御タイミングＲ２゜Ｍ
２１１ ”２２１ Ｗ２を作成する。アドレス切替回路
（ＭＡＤ）２７は、スキャンサイクル（ＳＯ）になると
回線接続装置（ＬＵＴ）３４からの回線アドレス（ＬＮ
ＡＤ）を回線用メモリ（ＬＭ）２３へ供給する。データ
制御回路（Ｄｏ）２５は、スキャンサイクル（ＳＯ）の
最初の制御タイミングＲ２でメモリ読出しレジスタ（Ｍ
ＲＲ）２４へ読出された回線用メモリ（ＬＭ）２３の内
容と、同じく制御タイミングＲ２で入力データレジスタ
（よりＲ）２８へ読込まれた入力データパス（よりＢ）
！１０の内容を、次の制御タイミングＭ２１１Ｍ２２の
時に比較、参照して当該回線への制御データおよび回線
用メモリ（Ｉ、Ｍ）２３の更新データを作成する。当該
回線への制御データは制御タイミングＭＨ？’２□内の
出力データ保証時間内に出力データバス（ＯＤＢ）３１
を通して回線接続装置（Ｉ、ＵＴ）３４へ送出される。
グ回路（ＯＭＴ）２６は、通常時は主制御部１４０から
送られて来る制御プログラムの指示したアドレス（ＰＧ
ＡＤ）を処理するプログラムサイクル（ＰＣ）の読出し
制御タイミングＲ１および書込み制御タイミングｗ１
のみを作成しており、Ｌ Ｕ Ｔ ３４１Ｏノヒ、 ）
処理要求信号（ＢＳＶＯ）がオンになると、ケーブル６
２上の夛−プルディレー１５０ ｍｓ の後にＢＳＶＯ
を受け、その時のプログラムサイクル（ｐｏ）の終了の
後に、走査しているアドレスの回線対応部３８を処理す
るスキャンサイクル（ＳＯ）の制御タイミングＲ２゜Ｍ
２１１ ”２２１ Ｗ２を作成する。アドレス切替回路
（ＭＡＤ）２７は、スキャンサイクル（ＳＯ）になると
回線接続装置（ＬＵＴ）３４からの回線アドレス（ＬＮ
ＡＤ）を回線用メモリ（ＬＭ）２３へ供給する。データ
制御回路（Ｄｏ）２５は、スキャンサイクル（ＳＯ）の
最初の制御タイミングＲ２でメモリ読出しレジスタ（Ｍ
ＲＲ）２４へ読出された回線用メモリ（ＬＭ）２３の内
容と、同じく制御タイミングＲ２で入力データレジスタ
（よりＲ）２８へ読込まれた入力データパス（よりＢ）
！１０の内容を、次の制御タイミングＭ２１１Ｍ２２の
時に比較、参照して当該回線への制御データおよび回線
用メモリ（Ｉ、Ｍ）２３の更新データを作成する。当該
回線への制御データは制御タイミングＭＨ？’２□内の
出力データ保証時間内に出力データバス（ＯＤＢ）３１
を通して回線接続装置（Ｉ、ＵＴ）３４へ送出される。
回線用メモリ（Ｉ、Ｍ）２３の更新は制御タイミングＷ
２で行う。
２で行う。
なお、制御タイミング作成回路（Ｏ１’Ｍ）２６は制御
タイミングＷ２を処理終了信号として、処理終了信号ｆ
ｉ！３３を介して回線接続装置（’ＬＵＴ）３４へ送り
、スキャンサイクル（ＳＯ）を終結させ、プログラムサ
イクル（ＰＯ）の作成へ移行するＯ 回線接続装置（ＬＵＴ）３４のＬＵＴタイミング回路（
ＬＴＭ）３７は処理終了信号（Ｗ２）を検出するとタイ
ミングの歩進を停止し、タイミングＴＷ２を作成してア
ドレス作成回路（ＡＤＧ）３５および回線対応部（Ｉ、
Ａ）！＋８へ送出する。回巌対応部（ＬＡ）３Ｂはタイ
ミングＴＶ２により回線制御部（ＬＣＩＴ）２１からの
出力データバス（百ＤＢ）３１の内容を内部の保持回路
（図示せず）ヘセットする。アドレス作成Ｉｍ路（ＡＤ
Ｇ）３５はタイミングＴＷ２により次の回線アドレス（
ＬＮＡＤ）を作成する。なお、アドレス作成回路６５は
前もって指示された回線数のみのアドレる作成を行う。
タイミングＷ２を処理終了信号として、処理終了信号ｆ
ｉ！３３を介して回線接続装置（’ＬＵＴ）３４へ送り
、スキャンサイクル（ＳＯ）を終結させ、プログラムサ
イクル（ＰＯ）の作成へ移行するＯ 回線接続装置（ＬＵＴ）３４のＬＵＴタイミング回路（
ＬＴＭ）３７は処理終了信号（Ｗ２）を検出するとタイ
ミングの歩進を停止し、タイミングＴＷ２を作成してア
ドレス作成回路（ＡＤＧ）３５および回線対応部（Ｉ、
Ａ）！＋８へ送出する。回巌対応部（ＬＡ）３Ｂはタイ
ミングＴＶ２により回線制御部（ＬＣＩＴ）２１からの
出力データバス（百ＤＢ）３１の内容を内部の保持回路
（図示せず）ヘセットする。アドレス作成Ｉｍ路（ＡＤ
Ｇ）３５はタイミングＴＷ２により次の回線アドレス（
ＬＮＡＤ）を作成する。なお、アドレス作成回路６５は
前もって指示された回線数のみのアドレる作成を行う。
このようにして、処理要求のある場合はケーブル・ディ
レーに対応したアドレス時間を得ることができる（第６
Ｂ図ではケーブル長３０ｍの場合で１゜２６ ｐｓ 、
ケーブル長９０ｍの場合で１．８９μ８）。また、処理
要求のない場合はすぐに次のアドレス作成することがで
きる。
レーに対応したアドレス時間を得ることができる（第６
Ｂ図ではケーブル長３０ｍの場合で１゜２６ ｐｓ 、
ケーブル長９０ｍの場合で１．８９μ８）。また、処理
要求のない場合はすぐに次のアドレス作成することがで
きる。
以上の処理により、例えばケーブル長６０ｍで通信速度
の最大値を９６００ビット／秒とすると接続可能回線ｉ
−は次の式 より得られ、８２回線まで接続できる。また、ケーブル
長９０ｍで通信液部速度が同じ＜９６００ビ、ト／秒と
すると、式 より、５５回線まで接続できる。
の最大値を９６００ビット／秒とすると接続可能回線ｉ
−は次の式 より得られ、８２回線まで接続できる。また、ケーブル
長９０ｍで通信液部速度が同じ＜９６００ビ、ト／秒と
すると、式 より、５５回線まで接続できる。
発明の詳細
な説明したように本発明によれば、回線制御部からの処
理終了信号検出までアドレスを保持することにより、ケ
ーブルが長ければアドレス時間も長く、短かければアド
レス時間も短くなるため、接続する回線が少ない場合、
または通信速度が遅い場合はケーブルを長くすることが
でき、逆にケーブル長が短かければ接続回線数を多くで
きる、また通信速度を速くできるというように効率のよ
い通信制御装置の使用ができる。
理終了信号検出までアドレスを保持することにより、ケ
ーブルが長ければアドレス時間も長く、短かければアド
レス時間も短くなるため、接続する回線が少ない場合、
または通信速度が遅い場合はケーブルを長くすることが
でき、逆にケーブル長が短かければ接続回線数を多くで
きる、また通信速度を速くできるというように効率のよ
い通信制御装置の使用ができる。
また、回線の処理要求の検出を回線接続装置側で行うこ
とにより、処理要求の無い場合、回線制御部は制御プル
グラムの指示したアドレスの処理のみ行えるため通信制
御装置の処理能力の向上もはかれる。
とにより、処理要求の無い場合、回線制御部は制御プル
グラムの指示したアドレスの処理のみ行えるため通信制
御装置の処理能力の向上もはかれる。
なお、本発明は図面によって説明した上述の実施例に限
定されるものではなく、様々の変形が可能である。例え
ばＬＯＴ側およびＬＵＴ側の制御タイミングはそれぞれ
設計に応じて適宜定められる。
定されるものではなく、様々の変形が可能である。例え
ばＬＯＴ側およびＬＵＴ側の制御タイミングはそれぞれ
設計に応じて適宜定められる。
第１図は本発明の技術背景および従来技術を説明するた
めの回線走査方式を示すブロック回路図、第２Ａ図およ
び第２Ｂ図は本発明の一実施例に上′る通信制御装置の
回線走査方式を示すプロ、り回路図、第６Ａ図および第
６Ｂ図は第２Ａ図および第２Ｂ図の装置の動作を説明す
るためのタイムチャートである。 ２１・・・通信制御装置の回線制御部 ２６・・・回線用メモリ ３４・・・回線接続装置 ３５・・・アドレス作成回路 ６８・・・回線対応部 ４０・・・テーブル Ｗ２ ・・・処理終了信号 特許出願人 冨士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 、弁理士山口昭之 第２Ａ図 ２１ 第２Ｂ図 ３．４
めの回線走査方式を示すブロック回路図、第２Ａ図およ
び第２Ｂ図は本発明の一実施例に上′る通信制御装置の
回線走査方式を示すプロ、り回路図、第６Ａ図および第
６Ｂ図は第２Ａ図および第２Ｂ図の装置の動作を説明す
るためのタイムチャートである。 ２１・・・通信制御装置の回線制御部 ２６・・・回線用メモリ ３４・・・回線接続装置 ３５・・・アドレス作成回路 ６８・・・回線対応部 ４０・・・テーブル Ｗ２ ・・・処理終了信号 特許出願人 冨士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 、弁理士山口昭之 第２Ａ図 ２１ 第２Ｂ図 ３．４
Claims (1)
- １、 通信＠線と接続される＠線対応部を複数個有する
＠線接続装置と各通信＠線の制御情報および送受信デー
タを格納する回線用メモリを含む回線制御部を有する通
信制御装置とのインタフェースにおいて、上記回線対応
部および回線用メモリを指示する回線アドレス作成部を
上記回線接続装置上に持たせ、該回線制御部がらの処理
終了信号検出まで該回線アドレスを該アドレス作成部で
保持することを特徴とする通信制御装置の回線走査方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115042A JPS609252A (ja) | 1983-06-28 | 1983-06-28 | 通信制御装置の回線走査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115042A JPS609252A (ja) | 1983-06-28 | 1983-06-28 | 通信制御装置の回線走査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609252A true JPS609252A (ja) | 1985-01-18 |
Family
ID=14652748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115042A Pending JPS609252A (ja) | 1983-06-28 | 1983-06-28 | 通信制御装置の回線走査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609252A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186237A (ja) * | 1987-01-28 | 1988-08-01 | Fuji Photo Film Co Ltd | 感光材料用マガジン |
| JPS63316044A (ja) * | 1987-06-18 | 1988-12-23 | Fuji Photo Film Co Ltd | 感光性帯材容器 |
-
1983
- 1983-06-28 JP JP58115042A patent/JPS609252A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186237A (ja) * | 1987-01-28 | 1988-08-01 | Fuji Photo Film Co Ltd | 感光材料用マガジン |
| JPS63316044A (ja) * | 1987-06-18 | 1988-12-23 | Fuji Photo Film Co Ltd | 感光性帯材容器 |
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