JPS6083361A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術さらにはバイポーラ型半導体素
子に適用して特に有効な技術に関するもので、たとえば
、ＴＴＬ（トランジスタトランジスタロジック）に利用
して有効な技術に関するものである。[Detailed Description of the Invention] [Technical Field] The present invention relates to a technology that is particularly effective when applied to semiconductor technology and even bipolar semiconductor devices, such as a technology that is effective when applied to TTL (transistor-transistor logic). It is related to.
本発明者は、半導体技術、特に、トーテムポール型に接
続された能動素子を有するインノ（−夕回路（例えばＴ
ＴＬ）における半導体技術について以下に述べるような
技術を開発した。The inventors are interested in semiconductor technology, and in particular in innovative circuits with active elements connected in a totem pole configuration (e.g.
Regarding the semiconductor technology in TL), we have developed the following technology.
すなわち、１対の出力段トランジスタの一方のコレクタ
にショットキーバリヤダイオードを直列に介在させるこ
とにより、論理振幅を圧縮し、これＫよりＨ″（高論理
レベル）と′Ｌ”（低論理レベル）の２値のレベルから
なるデジタル論理信号の切換速度を速めるというもので
ある。この場合、そのショットキーバリヤダイオードは
バイポーラトランジスタのコレクタ領域表面に形成され
る。That is, by interposing a Schottky barrier diode in series with the collector of one of the pair of output stage transistors, the logic amplitude is compressed, and the logic amplitude is lower than K by H'' (high logic level) and 'L'' (low logic level). This is to speed up the switching speed of digital logic signals consisting of two levels. In this case, the Schottky barrier diode is formed on the surface of the collector region of the bipolar transistor.
しかしかかる技術においては、例えば上記バイポーラト
ランジスタの切換時に、該バイポーラトランジスタのベ
ース領域と上記ショットキーバリヤダイオードとの間の
表面部分に涜って大きなスパイク電流が流れ、これによ
りインバータに大きな貫通電流が流れたり、あるいはイ
ンバータの出力状態の切換が円滑に行なわれなくなった
りする、という問題を生じることが本発明者によって明
らかとされた。However, in such technology, when the bipolar transistor is switched, for example, a large spike current flows in the surface area between the base region of the bipolar transistor and the Schottky barrier diode, and this causes a large through current in the inverter. The inventor of the present invention has found that problems arise in which the output state of the inverter is not smoothly switched.
この発明の目的は、コレクタ領域にショットキーバリヤ
ダイオードが形成されたバイポーラトランジスタにあっ
て、そのベース領域と上記ショットキーバリヤダイオー
ドとの間の表面部分に治って流れるスパイク電流を効果
的に抑制することができるようにし、これにより例えば
インバータを組んだ場合には、Ｐｔ通電流を抑制し、ま
１こ出力状態の切換を円滑にすることができるようにし
た半導体技術を提供するものである。An object of the present invention is to provide a bipolar transistor in which a Schottky barrier diode is formed in the collector region, and to effectively suppress the spike current flowing through the surface portion between the base region and the Schottky barrier diode. Thus, when an inverter is assembled, for example, the present invention provides a semiconductor technology that suppresses Pt current flow and makes it possible to smoothly switch output states.
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面からあきらか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、バイポーラトランジスタのコレクタ領域に形
成されたショットキーバリヤダイオードと該バイポーラ
トランジスタのベース領域との間の表面部分に疑似的な
分離領域を介在させることにより、ベース領域とショッ
トキーバリヤダイオードとの間の表面部分に涜って流れ
るスパイク電流を効果的に抑制し、これにより例えばイ
ンノ＜−タを組んだ場合に、貫通電流を抑制し、また出
力状態の切換を円滑にする、という目的を達成するもの
である。That is, by interposing a pseudo isolation region in the surface portion between the Schottky barrier diode formed in the collector region of the bipolar transistor and the base region of the bipolar transistor, the distance between the base region and the Schottky barrier diode is The purpose of this is to effectively suppress the spike current that flows toward the surface of the inverter, thereby suppressing the through current and smoothing the switching of output states when, for example, an inverter is assembled. It is something to do.
以下、この発明の代表的な実施例を図面を参照しながら
説明する。Hereinafter, typical embodiments of the present invention will be described with reference to the drawings.
なお、図面において同一あるいは相当する部分は同一符
号で示す。In addition, the same or corresponding parts are indicated by the same reference numerals in the drawings.
先ず、第１図および第２図はこの発明に係る半導体素子
の一実施例を示す。第１図はその断面状態を、また第２
図はその平面図をそれぞれ示す。First, FIGS. 1 and 2 show an embodiment of a semiconductor device according to the present invention. Figure 1 shows its cross-sectional state, and Figure 2 shows its cross-sectional state.
The figures show their respective plan views.
そしてこれらの図は例えば第３図に示すようなショット
キーＴＴＬ回路におけるトランジスタＱｂ部分に相当す
る。These figures correspond to the transistor Qb portion in a Schottky TTL circuit as shown in FIG. 3, for example.
同図に示す半導体素子は、ショットキーバリヤダイオー
ド付ｎｐｎ型バイポーラトランジスタｑｂであって、半
導体集積回路装置の内部素子とじて形成されている。こ
のバイポーラトランジスタＱｂが形成される半導体基体
としては、ｐ−型シリコン半導体基板１０にｎ−型シリ
コンエピタキシャル層１２を形成したものが使用されて
いる。The semiconductor element shown in the figure is an npn type bipolar transistor qb with a Schottky barrier diode, and is formed as an internal element of a semiconductor integrated circuit device. The semiconductor substrate on which this bipolar transistor Qb is formed is a p-type silicon semiconductor substrate 10 on which an n-type silicon epitaxial layer 12 is formed.
エピタキシャル層１２と基板】０との間にはｎ＋型埋込
層１４が形成されている。さらに、ｐ＋型分離層１６が
形成され、この分類層１６によって電気的に隔離された
中に、ｐ型ベース１広散層２０゜ｎ＋型エミック拡散層
２２がそれぞれ形成されている。そして、アルミニウム
などの金属電極３０により、□トランジスタＱｂのベー
スＢ、エミッタＥ、コレクタＣの各電極がそれぞれ引出
されている。An n+ type buried layer 14 is formed between the epitaxial layer 12 and the substrate 0. Further, a p+ type separation layer 16 is formed, and a p type base 1 diffusion layer 20° and an n+ type emic diffusion layer 22 are formed in the separation layer 16 electrically isolated from each other. The base B, emitter E, and collector C electrodes of the □ transistor Qb are each drawn out by a metal electrode 30 made of aluminum or the like.
ここで、ベースＢの電極を取出す金ｇ？ｌ！ＷＬ、３゜
は、ベース領域とコレクタ領域の両方に跨がる面に形成
されている。これにより、その電極３０の下にベースＢ
からコレクタＣに接続するショット、 キーバリヤダイ
オードＤ２が形成されている。つまり、ショットキーバ
リヤダイオード付ｎｐｎ型バイポーラトランジスタＱｂ
が形成されている。Here, gold g to take out the electrode of base B? l! WL, 3° is formed on a surface spanning both the base region and the collector region. As a result, the base B is placed under the electrode 30.
A key barrier diode D2 is formed between the shot and the collector C. In other words, an npn bipolar transistor Qb with a Schottky barrier diode
is formed.
このベースＢ領域とコレクタＣ領域の間に形成されたシ
ョットキーバリヤダイオードＤ２は、トランジスタＱｂ
の飽和を防止することにより該トランジスタＱｂの動作
速度を速めるように機能する。The Schottky barrier diode D2 formed between the base B region and the collector C region is connected to the transistor Qb.
It functions to increase the operating speed of the transistor Qb by preventing saturation of the transistor Qb.
また、分離層１６で囲まれた中のエピタキシャル層１２
の表面すなわちコレクタＣ領域の表面に形成されたコレ
クタ電極取出し用の金属電極３０は、その下に金属シリ
サイドによるショットキーバリヤダイオードＤ１を形成
している。このショットキーバリヤダイオードＤ１は、
等価回路的には、上記バイポーラトランジスタＱｂのコ
レクタＣに直列に介在する。In addition, the epitaxial layer 12 surrounded by the separation layer 16
A metal electrode 30 for extracting the collector electrode formed on the surface of the collector C region, that is, the surface of the collector C region, has a Schottky barrier diode D1 made of metal silicide formed thereunder. This Schottky barrier diode D1 is
In terms of an equivalent circuit, it is interposed in series with the collector C of the bipolar transistor Qb.
以上のようにして、ショットキーバリヤダイオードＤ１
がコレクタＣに直列に介在する１１ ｐ ｎ型トランジ
スタＱｂが形成されている。As described above, the Schottky barrier diode D1
An 11 p n-type transistor Qb is formed in which the collector C is interposed in series.
ここでさらに、上記バイポーラトランジスタＱｂのベー
ス領域（ベース拡散層２０）と上記ショットキーバリヤ
ダイオードＤ１との間のエピタキシャル層１２の表面部
分には、接地電位に接ｆｆ！、された電気的な分離領域
２４が介在させられている。Furthermore, the surface portion of the epitaxial layer 12 between the base region (base diffusion layer 20) of the bipolar transistor Qb and the Schottky barrier diode D1 is connected to the ground potential ff! , an electrically isolated region 24 is interposed therebetween.
この分離領域２４は疑似的なものであって、当該部分の
エピタキシャル層１２を完全に分離するものではなく、
その表面付近だけを電気的に分離すべく浅く形成されて
いる。この疑似的な分離領域２４は、例えばｐ型導電不
純物を、ベース領域とショットキーバリヤダイオードＤ
１とを互いに隔離する位置に涜って比較的浅く帯状に選
択拡散することにより簡単゛に形成することができる。This isolation region 24 is a pseudo region, and does not completely isolate the epitaxial layer 12 in the relevant portion.
It is formed shallowly to electrically isolate only the vicinity of its surface. This pseudo isolation region 24, for example, contains p-type conductive impurities between the base region and the Schottky barrier diode D.
It can be easily formed by selectively diffusing 1 and 1 in a relatively shallow band shape at a position where they are isolated from each other.
さらに具体的には、ｐ型ベース層を形成する時に同時に
形成することができる。More specifically, it can be formed simultaneously when forming the p-type base layer.
さて１以上のように形成されＬノくイボーラトランジス
タＱｂでは、上述した疑似的な分離領域２４か、該バイ
ポーラトランジスタＱｂのベース領域Ｂとコレクタ領域
のショットキーノくリヤダイオードＤ１との間の表面部
分における電流の流れを阻止する。すなわちｎ−型エピ
タキシャル層とｐ型拡散層２４とのＰＮ接合によりダイ
オードが形成され、あるレベル以上の急激な電流が流れ
るとこのダイオードがオンして上記電流をグランドに流
しだすことができる。これにより、その表面部分に漬っ
て流れるスパイク電流を効果的に抑制することができる
。そしてこれにより、例えば上記ノ（イポーラトランジ
スタＱｂを用いてトーテムポー）Ｌ／型のインバータを
組んだ場合には、そのイン／（−夕の貫通電流を抑制し
、また出力状態の切換を円滑にすることができる。Now, in the L-shaped Ibora transistor Qb formed as described above, either the above-mentioned pseudo isolation region 24 or the surface between the base region B of the bipolar transistor Qb and the Schottky rear diode D1 in the collector region. Block the flow of current in the part. That is, a diode is formed by the PN junction between the n-type epitaxial layer and the p-type diffusion layer 24, and when a sudden current of a certain level or more flows, this diode is turned on and the current can flow to ground. Thereby, it is possible to effectively suppress the spike current flowing through the surface portion. As a result, if, for example, the above-mentioned (totem port) L/ type inverter is assembled using the polar transistor Qb, the in/(-) through current can be suppressed and the output state can be smoothly switched. can do.
さらにまた、表面部分に清って流れるスノくイン電流が
抑制されることにより、上記ショットキーバリヤダイオ
ードＤ１に流れ込む電流の方向が該ダイオードＤ１の形
成面に垂直な方向だけに規制されるようになり、これに
より該ショットキーノ（リヤダイオードＤ１のエツジ電
流を少なくしてその破壊を確実に防止することができる
ようにもなる。Furthermore, by suppressing the snort-in current flowing neatly into the surface portion, the direction of the current flowing into the Schottky barrier diode D1 is restricted to only the direction perpendicular to the surface on which the diode D1 is formed. This makes it possible to reduce the edge current of the Schottky (rear diode D1) and reliably prevent its destruction.
第３図は上記バイポーラトランジスタＱｂを用いて組ん
だインバータの一例であってショットキーＴＴＬ回路で
ある。同図に示すインバータは、例えばシフトレジスタ
の段間ごとに設けられる回路であって、１対のｎｐｎｆ
ｆｉバイポーラトランジスタＱａ、Ｑｂを電源■。Ｃの
間でトーテムポール型に接続することにより構成される
。このインバータでは、一方のバイポーラトランジスタ
Ｑｂのコレクタ側に直列に介在させられたショットキー
バリヤダイオードＤ１により、論理出力ＯＵＴの振幅を
圧縮してＨ″と６Ｌ”の切換速度を速めるようにしてい
る。そして、第１図に示した疑似的な分離領域２４によ
り、論理出力がローレベルから〕・インベルに切りかわ
る時にトランジスタＱａ、Ｑｂに流れる貫通電流を抑制
し、確実な論理動作を行なわしめ誤動作を防止するとと
もに出力状態の切換を円滑にすることができるようにな
っている。FIG. 3 shows an example of an inverter assembled using the bipolar transistor Qb, which is a Schottky TTL circuit. The inverter shown in the figure is, for example, a circuit provided between stages of a shift register, and includes a pair of npnf
fi bipolar transistors Qa and Qb as power supply ■. It is constructed by connecting in a totem pole type between C and C. In this inverter, a Schottky barrier diode D1 interposed in series on the collector side of one bipolar transistor Qb compresses the amplitude of the logic output OUT to increase the switching speed between H'' and 6L''. The pseudo isolation region 24 shown in FIG. 1 suppresses the through current flowing through the transistors Qa and Qb when the logic output changes from low level to high level, thereby ensuring reliable logic operation and preventing malfunctions. This makes it possible to prevent this and also to smoothly switch the output state.
第４図は、第１図に示したバイポーラトランジスタＱｂ
の内部に等価的に寄生する抵抗の状態を示す。同図に示
すように、ベースＢとコレクタＣの各領域の間に介在す
る抵抗は、エピタキシャル層の厚み方向の抵抗Ｒ１，Ｒ
２と埋込層１４における導電抵抗Ｒ３が主なものと１１
９、前記ショットキーバリヤダイオードＤ１とベース領
域との間の表面部分に治って介在する並列抵抗Ｒ４は、
上記分離領域２４によって等価的に取り外された状態と
なっている。FIG. 4 shows the bipolar transistor Qb shown in FIG.
shows the state of equivalent parasitic resistance inside. As shown in the figure, the resistances interposed between the base B and collector C regions are the resistances R1 and R in the thickness direction of the epitaxial layer.
2 and the conductive resistance R3 in the buried layer 14 is the main one.
9. A parallel resistance R4 interposed in the surface portion between the Schottky barrier diode D1 and the base region is:
It is in a state where it is equivalently removed by the separation area 24.
（１１バイポーラトランジスタのコレクタ領域にショッ
トキーバリヤダイオードを形成するとともに、上記バイ
ポーラトランジスタのベース領域と上記ショットキーバ
リヤダイオードとの間の表面部分に電気的な分離領域を
介在させたことにより、そのベース領域と上記ショット
キーバリヤダイオードとの間の表面部分に沿って流れる
スパイク電流を効果的に抑制することができ、これによ
り例えばインバ・−夕を組んだ場合には、貫通電流を抑
制し、また出力状態の切換を円滑にすることができる、
という効果が得られる。(11) By forming a Schottky barrier diode in the collector region of the bipolar transistor and interposing an electrical isolation region in the surface portion between the base region of the bipolar transistor and the Schottky barrier diode, the base It is possible to effectively suppress the spike current flowing along the surface portion between the Schottky barrier diode and the Schottky barrier diode. The output state can be switched smoothly.
This effect can be obtained.
（２） さらにまた、光面部分に沿って流れるスノよイ
ン電流が抑制されることにより、上記ショットキーバリ
ヤダイオードに流れ込む電流の方向が該ダイオードの形
成面に垂直な方向だけに規制されるようになり、これに
より該ショットキーバリヤダイオードのエツジ電流を少
なくしてその破壊を確実に防止することができるように
なる。という効果が得られる。(2) Furthermore, by suppressing the snow-in current flowing along the optical surface portion, the direction of the current flowing into the Schottky barrier diode is restricted to only the direction perpendicular to the surface on which the diode is formed. This makes it possible to reduce the edge current of the Schottky barrier diode and reliably prevent its destruction. This effect can be obtained.
以上本発明者によりてなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記分離領
域２４はエツチング溝によるものであってもよい。Although the invention made by the present inventor has been specifically explained above based on examples, it is to be understood that this invention is not limited to the above-mentioned examples and can be modified in various ways without departing from the gist of the invention. Not even. For example, the isolation region 24 may be an etched groove.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるインバータを組むた
めに使用される素子技術に適用した場合について説明し
たが、それに限定されるものではなく、例えば、アナ四
グ回路における素子技術などにも適用でき、少なくとも
素子の表面に沿ってスパイク電流が流れる条件のものに
は適用できる。In the above explanation, the invention made by the present inventor was mainly applied to the device technology used for assembling an inverter, which is the background field of application, but the invention is not limited to this, for example, It can also be applied to element technology in analog/4G circuits, at least to conditions where spike current flows along the surface of the element.
第１図はこの発明に係る半導体素子の一実、施例な示す
断面図、
第２図社第１図に示した半導体素子の平面状態を示す図
、
第３図は第１図に示した半導体素子を用いて組まれる回
路の一例を示す図、
第４図は第１図に示した半導体素子に寄生する抵抗の状
態を示す等価回路図である。
１０・・・ｐ−型シリコン半導体基体、１２・・・ｎ−
凰シリコンエピタキシャル層、１４・・・ｎ＋型埋込層
、１６・・・ｐ＋型分離層、２０・・・ｐ型ベース拡散
層、２２・・・ｎ＋型エミッタ拡散層、２４・・・分離
領域（ｐｍベース拡散層）、３０・・・金属電極、Ｑａ
・・・ｎｐｎ型バイポーラトランジスタ、Ｑｂ・・・半
導体素子Ｃｎｐｎ型ショフシヨツトキーバリヤダイオー
ド付バイポーラトランジスタＩ、Ｄ２・・・ショットキ
ーバリヤダイオード、 Ｒ１，Ｒ２，Ｒ３゜Ｒ４・・・
寄生抵抗、Ｂ・・・ベース、Ｅ・・・エミッタ、Ｃ・・
・コレクタ。
第 １ 図
第さ図
第 ３ 図
第 ４ 図FIG. 1 is a cross-sectional view showing an example of a semiconductor device according to the present invention; FIG. 2 is a plan view of the semiconductor device shown in FIG. 1; FIG. 3 is a diagram showing the planar state of the semiconductor device shown in FIG. A diagram showing an example of a circuit assembled using a semiconductor element. FIG. 4 is an equivalent circuit diagram showing a state of parasitic resistance in the semiconductor element shown in FIG. 1. 10...p-type silicon semiconductor substrate, 12...n-
14... N+ type buried layer, 16... P+ type separation layer, 20... P type base diffusion layer, 22... N+ type emitter diffusion layer, 24... Separation region (pm base diffusion layer), 30...metal electrode, Qa
... npn type bipolar transistor, Qb... semiconductor element Cnpn type bipolar transistor with Schottky barrier diode I, D2... Schottky barrier diode, R1, R2, R3゜R4...
Parasitic resistance, B...Base, E...Emitter, C...
·collector. Figure 1 Figure 3 Figure 4
Claims (1)
キーバリヤダイオードを形成してなる半導体素子を具備
する半導体装置であって、上記ノ（イボーラトランジス
タのベース領域と上記ショットキーバリヤダイオードと
の間の表面部分には、電気的な分離領域が介在している
ことな特徴とする半導体装置。1. A semiconductor device comprising a semiconductor element having a Schottky barrier diode formed in the collector region of a bipolar transistor, wherein A semiconductor device characterized by having an electrically isolated region interposed therebetween.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19077583A JPS6083361A (en) | 1983-10-14 | 1983-10-14 | Semiconductor device |
Applications Claiming Priority (1)
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| JP19077583A JPS6083361A (en) | 1983-10-14 | 1983-10-14 | Semiconductor device |
Publications (1)
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| JPS6083361A true JPS6083361A (en) | 1985-05-11 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261747A (en) * | 1987-04-17 | 1988-10-28 | Sanyo Electric Co Ltd | Shottkey clamp type transistor |
| US5557139A (en) * | 1993-07-01 | 1996-09-17 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Buried base vertical bipolar power transistor with improved current gain and operation area |
-
1983
- 1983-10-14 JP JP19077583A patent/JPS6083361A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261747A (en) * | 1987-04-17 | 1988-10-28 | Sanyo Electric Co Ltd | Shottkey clamp type transistor |
| US5557139A (en) * | 1993-07-01 | 1996-09-17 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Buried base vertical bipolar power transistor with improved current gain and operation area |
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