JPS6079735A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6079735A JPS6079735A JP18806683A JP18806683A JPS6079735A JP S6079735 A JPS6079735 A JP S6079735A JP 18806683 A JP18806683 A JP 18806683A JP 18806683 A JP18806683 A JP 18806683A JP S6079735 A JPS6079735 A JP S6079735A
- Authority
- JP
- Japan
- Prior art keywords
- region
- island
- collector
- schottky barrier
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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- Bipolar Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はサイリスタ寄生効果を除去する半導体集積回路
に関する。
に関する。
（ロ）従来技術
従来の半導体集積回路では第１図に示す如く、Ｐ型の半
導体基板（１）と、その上に積層されるＮ型のエピタキ
シャル層（２）と、エピタキシャル層（２）ヲ各島領域
（３）（４）に上下分離するＰ＋型分離領域（５）と、
各島領域（３）（４）の底部に設けたＮ＋型埋め込み層
（６）と、第１の島領域（３）に形成されるＰ＋型コレ
クタ領域（７）Ｐ＋型コレクタ導出領域（８）Ｎ型ベー
ス領域（９）Ｎ＋型ベースコンタクト領域（イ）および
Ｐ型エミッタ領域（ロ）より構成される縦型ＰＮＰ）ラ
ンジスタ（２）と、隣接する第２の島領域（４）に形成
されるＮ＋型トンネル抵抗領域（至）等とより構成され
ている。
導体基板（１）と、その上に積層されるＮ型のエピタキ
シャル層（２）と、エピタキシャル層（２）ヲ各島領域
（３）（４）に上下分離するＰ＋型分離領域（５）と、
各島領域（３）（４）の底部に設けたＮ＋型埋め込み層
（６）と、第１の島領域（３）に形成されるＰ＋型コレ
クタ領域（７）Ｐ＋型コレクタ導出領域（８）Ｎ型ベー
ス領域（９）Ｎ＋型ベースコンタクト領域（イ）および
Ｐ型エミッタ領域（ロ）より構成される縦型ＰＮＰ）ラ
ンジスタ（２）と、隣接する第２の島領域（４）に形成
されるＮ＋型トンネル抵抗領域（至）等とより構成され
ている。
斯る半導体集積回路では縦型ＰＮＰ ）ランジスタ（２
）のエミッタ領域（ロ）が高電位にバイアスされ、第２
の島領域（４）あるいはトンネル抵抗領域０が低電位に
バイアスされると、エミッタ領域（ｎベース領域（９）
コレクタ領域（７）第１の島領域（３）分離領域（５）
および第２の島領域（４）でＰＮＰＮＰＮの自己ノくイ
アス型の寄生サイリスタが形成され、寄生サイリスクが
ターンオンすると矢印の如く寄生電流が流れる。
）のエミッタ領域（ロ）が高電位にバイアスされ、第２
の島領域（４）あるいはトンネル抵抗領域０が低電位に
バイアスされると、エミッタ領域（ｎベース領域（９）
コレクタ領域（７）第１の島領域（３）分離領域（５）
および第２の島領域（４）でＰＮＰＮＰＮの自己ノくイ
アス型の寄生サイリスタが形成され、寄生サイリスクが
ターンオンすると矢印の如く寄生電流が流れる。
第２図は寄生サイリスクの等価回路図である。
Ｔｒｌは縦型ＰＮＰ ）ランジスタ（２）のエミッタ領
域αηベース領域（９）およびコレクタ領域（７）で形
成される本来のＰＮＰ ）ランジスタであり、Ｔｒ、は
ペース領域（９）コレクタ領域（７）および第１の島領
域（３）の縦型ＰＮＰ ）ランジスタ（２）の外側のエ
ピタキシャル層で形成されるＮＰＮ）ランジスタであり
、Ｔｒｇはコレクタ領域（７）上記した外側のエピタキ
シャル層および分離領域（５）で形成されｐＰＮＰ ）
ランジスタであり、 Ｔｒ４は前述した外側のエピタキ
シャル層分離領域（５）および第２の島領域（４）で形
成され□るＮＰＮ）ランジスタである。
域αηベース領域（９）およびコレクタ領域（７）で形
成される本来のＰＮＰ ）ランジスタであり、Ｔｒ、は
ペース領域（９）コレクタ領域（７）および第１の島領
域（３）の縦型ＰＮＰ ）ランジスタ（２）の外側のエ
ピタキシャル層で形成されるＮＰＮ）ランジスタであり
、Ｔｒｇはコレクタ領域（７）上記した外側のエピタキ
シャル層および分離領域（５）で形成されｐＰＮＰ ）
ランジスタであり、 Ｔｒ４は前述した外側のエピタキ
シャル層分離領域（５）および第２の島領域（４）で形
成され□るＮＰＮ）ランジスタである。
斯る寄生サイリスタ効果を有効に防止するために従来で
は前述した第１の島領域（３）の外側のエピタキシャル
層を電源電圧につっていた。しかしながらこの方法では
電源ラインを牡き回す必要があり、集積度の点で障害と
なっていた。
は前述した第１の島領域（３）の外側のエピタキシャル
層を電源電圧につっていた。しかしながらこの方法では
電源ラインを牡き回す必要があり、集積度の点で障害と
なっていた。
（ハ）発明の目的
本発明は断点に鑑みてなされ、寄生効果を完全に且つ簡
単に防止できる半導体集積回路を提供するものである。
単に防止できる半導体集積回路を提供するものである。
（ロ）発明の構成
本拠明に依る半導体集積回路は第３図に示す如く、−導
電型の半導体基板Ｑ］）と、その上に積層される逆導電
型のエピタキシャル層（イ）と、エピタキシャル層（イ
）を複数の島領域−（ハ）に分離する一導電型の分離領
域に）と、第１の島領域−に設けた縦型ＰＮＰ ）ラン
ジスタ翰と、隣接する第２の島領域（ハ）とを具備し、
縦型ＰＮＰ ）ランラスタ０擾のコレクタ領域翰と第１
の島領域−の縦型ＰＮＰ ）ランジスタ（２）の外側の
エピタキシャル層（イ）との間あるいは分離領域に）と
第２の島領域（財）との間にショットキーバリアダイオ
ード（ロ）（至）を設けて構成されている。
電型の半導体基板Ｑ］）と、その上に積層される逆導電
型のエピタキシャル層（イ）と、エピタキシャル層（イ
）を複数の島領域−（ハ）に分離する一導電型の分離領
域に）と、第１の島領域−に設けた縦型ＰＮＰ ）ラン
ジスタ翰と、隣接する第２の島領域（ハ）とを具備し、
縦型ＰＮＰ ）ランラスタ０擾のコレクタ領域翰と第１
の島領域−の縦型ＰＮＰ ）ランジスタ（２）の外側の
エピタキシャル層（イ）との間あるいは分離領域に）と
第２の島領域（財）との間にショットキーバリアダイオ
ード（ロ）（至）を設けて構成されている。
（ホ）実施例
本実施例では第３図に示す如く、Ｐ型のシリコン半導体
基板ψυ上にＮ型のシリコンエピタキシャル層翰を形成
し、このエピタキシャル層（イ）をＰ＋型の分離領域（
イ）で上下分離して各島領域−（ハ）を形成する。各島
領域−＠の底部にはＮ−）型の埋め込み層翰が設けられ
ている。第１の島領域−には埋め込み層翰上に設けたＰ
＋型のコレクタ領域翰と表面よりコレクタ領域（イ）に
達するＰ＋型のコレクタ導出領域−とコレクタ領域翰お
よびコレクタ導出領域−とで囲まれたベース領域−とＮ
＋型のベースコンタクト領域は）とＰ＋型のエミッタ領
域Ｃ１，）で形成される縦型ＰＮＰ ）ランジスタ０２
を設ける。
基板ψυ上にＮ型のシリコンエピタキシャル層翰を形成
し、このエピタキシャル層（イ）をＰ＋型の分離領域（
イ）で上下分離して各島領域−（ハ）を形成する。各島
領域−＠の底部にはＮ−）型の埋め込み層翰が設けられ
ている。第１の島領域−には埋め込み層翰上に設けたＰ
＋型のコレクタ領域翰と表面よりコレクタ領域（イ）に
達するＰ＋型のコレクタ導出領域−とコレクタ領域翰お
よびコレクタ導出領域−とで囲まれたベース領域−とＮ
＋型のベースコンタクト領域は）とＰ＋型のエミッタ領
域Ｃ１，）で形成される縦型ＰＮＰ ）ランジスタ０２
を設ける。
隣接する第２の島領域（ハ）はエピタキシャル層（イ）
をそのままエピタキシャル抵抗として用いるか、あるい
は更にＮ＋型の抵抗領域■を拡散してトンネル抵抗とし
て用いる。
をそのままエピタキシャル抵抗として用いるか、あるい
は更にＮ＋型の抵抗領域■を拡散してトンネル抵抗とし
て用いる。
本発明の特徴はショットキーバリアダイオード（ロ）（
２）にある。ショットキーバリアダイオード（財）は第
１の島領域−の縦型ＰＮＰ ）ランラスタ０力の外側の
エピタキシャル層（イ）の寄生電流の流れる部分に設け
る。また他のショットキーバリアダイオード（２）は第
２の島領域（ハ）Ｋ設ける。ショットキーバリアダイオ
ード（至）（２）は縦型ＰＮＰ ）ランジスタ（２）の
外側の第１の島領域−および第２の島領域（至）上の酸
化膜（ト）を選択除去して蒸着アルミニウムにより他の
電極と同時に形成される。そしてショットキーバリアダ
イオード（財）（２）は蒸着アルミニウムを延在させて
隣接１−だコレクタ導出領域（至）と分離領域に）に夫
々オーミック接触させている。これによりショットキー
バリアダイオード（ハ）（２）はコレクタ導出領域（ホ
）と第１の島領域−の間および分離領域翰と第２の島領
域−の間に夫々順方向に接続される。なお本発明ではシ
ョットキーバリアダイオード（ハ）（至）の一方を設け
るだけでも本発明の目的を十分に達成できる。
２）にある。ショットキーバリアダイオード（財）は第
１の島領域−の縦型ＰＮＰ ）ランラスタ０力の外側の
エピタキシャル層（イ）の寄生電流の流れる部分に設け
る。また他のショットキーバリアダイオード（２）は第
２の島領域（ハ）Ｋ設ける。ショットキーバリアダイオ
ード（至）（２）は縦型ＰＮＰ ）ランジスタ（２）の
外側の第１の島領域−および第２の島領域（至）上の酸
化膜（ト）を選択除去して蒸着アルミニウムにより他の
電極と同時に形成される。そしてショットキーバリアダ
イオード（財）（２）は蒸着アルミニウムを延在させて
隣接１−だコレクタ導出領域（至）と分離領域に）に夫
々オーミック接触させている。これによりショットキー
バリアダイオード（ハ）（２）はコレクタ導出領域（ホ
）と第１の島領域−の間および分離領域翰と第２の島領
域−の間に夫々順方向に接続される。なお本発明ではシ
ョットキーバリアダイオード（ハ）（至）の一方を設け
るだけでも本発明の目的を十分に達成できる。
斯上した本発明の構造の等価回路図を第４図に示す。第
４図においてＴｒ、、Ｔｒｙ、 Ｔｒｓ、Ｔｒ４は第２
図のものと同一であり、Ｔｒ２０ベースエミッタ間およ
びＴｒ４０ベースエミッタ間に順方向にショットキーバ
リアダイオードｅ４（２）を接続したことに特徴がある
。この結果Ｔｒ、およびＴｒ４にはＶｌｌｌが印加され
ず、ショットキーバリアダイオードの立上り電位的０．
３Ｖに保持されるので、この寄生サイリスタはターンオ
ニ／することがなく寄生効果を完全に防止できる。
４図においてＴｒ、、Ｔｒｙ、 Ｔｒｓ、Ｔｒ４は第２
図のものと同一であり、Ｔｒ２０ベースエミッタ間およ
びＴｒ４０ベースエミッタ間に順方向にショットキーバ
リアダイオードｅ４（２）を接続したことに特徴がある
。この結果Ｔｒ、およびＴｒ４にはＶｌｌｌが印加され
ず、ショットキーバリアダイオードの立上り電位的０．
３Ｖに保持されるので、この寄生サイリスタはターンオ
ニ／することがなく寄生効果を完全に防止できる。
（へ）発明の効果
本発明に依ればショットキーバリアダイオード、Ｃ３４
）Ｃ３５１のみで従来と同一の構造であっても寄生サイ
リスタ効果を確実に防止できる。この結果半導体集積回
路の集積度を低下させることなく寄生効果を抑制できる
。また電極の引き回しを必要としないので、設置スペー
スをほとんど必要としない。
）Ｃ３５１のみで従来と同一の構造であっても寄生サイ
リスタ効果を確実に防止できる。この結果半導体集積回
路の集積度を低下させることなく寄生効果を抑制できる
。また電極の引き回しを必要としないので、設置スペー
スをほとんど必要としない。
更に従来と同一製造プロセスで製造できるので、何ら製
造プロセスの変更を必要とせず直ちに実施できる。
造プロセスの変更を必要とせず直ちに実施できる。
第１図は従来例を説明する断面図、第２図は従来の等価
回路図、第３図は本発明を説明する断面図、第４図は本
発明の等価回路図である。 主な図番の説明 Ｃ２１）は半導体基板、 （２鼾まエピタキシャル層、
（至）は第１の島領域、 （２４）は第２の島領域、
（２ツは分離領域、 ０壜マ縦型ＰＮＰ ）ランジスタ
、 （財）０唱マシヨツトキーバリアダイオードである
。 亀 １図 ２ ｔイリーと図 第４′Ａ
回路図、第３図は本発明を説明する断面図、第４図は本
発明の等価回路図である。 主な図番の説明 Ｃ２１）は半導体基板、 （２鼾まエピタキシャル層、
（至）は第１の島領域、 （２４）は第２の島領域、
（２ツは分離領域、 ０壜マ縦型ＰＮＰ ）ランジスタ
、 （財）０唱マシヨツトキーバリアダイオードである
。 亀 １図 ２ ｔイリーと図 第４′Ａ
Claims (1)
- （１）−導電製の半導体基板と該基板上に設けられた逆
導電型のエピタキシャル層と該エピタキシャル層を複数
の島領域に分離する一導電型の分離領域とを備え、第１
の島領域に設けた縦型ＰＮＰトランジスタと隣接する第
２の島領域とでサイリスタ寄生効果を生ずる半導体集積
回路に於いて、前記第１の島領域の縦ｆｉＰＮＰ）ラン
ジスタのコレクタ領域と該コレクタ領域と前記分離領域
間のエピタキシャル層との間あるいは前記分離領域と第
２の島領域間にショットキーバリアダイオードを設ける
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18806683A JPS6079735A (ja) | 1983-10-06 | 1983-10-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18806683A JPS6079735A (ja) | 1983-10-06 | 1983-10-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079735A true JPS6079735A (ja) | 1985-05-07 |
Family
ID=16217104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18806683A Pending JPS6079735A (ja) | 1983-10-06 | 1983-10-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079735A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399783A (en) * | 1977-02-10 | 1978-08-31 | Hewlett Packard Yokogawa | Ic with schottky barrier diode |
-
1983
- 1983-10-06 JP JP18806683A patent/JPS6079735A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399783A (en) * | 1977-02-10 | 1978-08-31 | Hewlett Packard Yokogawa | Ic with schottky barrier diode |
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