JPS6074437A - 半導体装置の微細加工方法 - Google Patents

半導体装置の微細加工方法

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JPS6074437A
JPS6074437A JP18051584A JP18051584A JPS6074437A JP S6074437 A JPS6074437 A JP S6074437A JP 18051584 A JP18051584 A JP 18051584A JP 18051584 A JP18051584 A JP 18051584A JP S6074437 A JPS6074437 A JP S6074437A
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JP
Japan
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layer
light
mask
coating film
width
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Pending
Application number
JP18051584A
Other languages
English (en)
Inventor
Yoshio Honma
喜夫 本間
Yukiyoshi Harada
原田 征喜
Tadao Kachi
忠雄 加地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP18051584A priority Critical patent/JPS6074437A/ja
Publication of JPS6074437A publication Critical patent/JPS6074437A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
本発明は表面に凹凸もしくは段差(以下まとめて段差と
いう)を有する半導体基板もしくは配線基板(以下まと
めて配線基板という)に列して、ホj−エツチングによ
って表面にエノチンタ′加圧を行う際に、配線ノル板表
面の段差の影響によってエツチングの加工精度が低下す
ることを防ぎ、平坦な配線基板に対する場合と同程度の
加1−精度を保つ方法を提供するものである。 第1図によって本発明の方法なl?)びにその効果を説
明する配線基板21の−1−に熱酸化θミ、fヒ学恭着
、真空蒸着、スパッタ法などによって形成された絶縁物
もしくは導体の層22の表面に、その上表面が平坦にな
るような一1分Iグい塗布被膜27を加工層として形成
する。塗布被膜27ど、してばil’l+分子樹脂や低
融点ガラス、シリカフィル11などかある。 次いで第1図(b)の如く、ハα、C丁、MO。 1゛1など゛の薄い金属もしくはその酸化物なとからな
る光を透過しにくい層28 (以下遮光層という)を形
成し、さらにそのトにホ1〜1ノジストなどか1゛。 なるマスク層23を被着した後に、ホ1−マスタ24を
通して露光する。このとき遮光層280表面は平坦であ
り、かつ光を透過しにくいため、下地配線基板表面の段
差による光の反射などの悪影響もなく、マスク層23は
ホl−マスタ24のパターンに忠実に露光さ4する。従
って、竿1図(c)に示すように、現象処理によって形
成されるマスク層23の開1コ部の幅は、ホ1〜マスク
24の黒部25の幅W、にほぼ等しい値となる。さらに
このマスク層23をマスクとして遮光層28をエツチン
グして開口を形成するが、遮光層は薄いために、加工精
度は低下せず、開1」の幅はやはりWlとなる。遮光層
28をマスクとして、プラズマエツチングによって塗布
被膜27をエツチングして開口を形成する。プラズマエ
ツチングの方法としては特にイオンビー11エツチング
もしくはスパッタエツチング(逆スパツタリングともい
う)が適当である。これらのエツチング方法によ九ば、
塗布被膜27に開「1を形成する際に、アンダーカッ1
−の生ずることもなく、開
【コの側壁は遮光層28の表
面に対してほぼ垂直となる。従−って、塗布被膜27に
形成された開口の幅W2はホ1−マスク24の黒部25
の幅W1に非常に近い値となる。この後塗布被膜27を
マスクとして絶縁物もしくは導体の層22をエツチング
すると、形成される開111の幅W、はW2に近く、し
たがってホ1〜マスク2/lの黒部25の幅W、にほぼ
等しくなる31次いて塗布被膜27を除去す2しばよい
。 以上のように本発明の方法を用いて、ボ1〜エツチング
法によって配線基板21の表面の微細加、1ニを行うと
、従来法のような配線基板2Jの表面の段差による悪影
響を受けることもなく、平坦な配線基板表面に対するの
と同程度の加二り精度を保つことができる。すなわち、
遮光層を用いないも゛C未来法は段差を有する配線基板
に21する加工を行う場合は、段差部に入射した光か、
配線基板表面に斜に入射し、ホ1〜マスク14の黒部1
5のドのマスク層13を感光させ、たとえばネガ型フォ
1〜にジストの場合、開「J部寸法はパターンvl法よ
り小さくなる。この状態を第2図に示す。このことがら
、たとえばSiウェハー上でKTFR(商品名)を用い
ての開口寸法は5〜6μ幅が限度であり、本発明の方法
ではW、は2〜3μ以」二でよく、加」二精度はほぼ2
倍に向」ニする。なお、12はマスク層下部の絶縁物も
しくは導体層である。本発明で塗布被膜27が光を通し
にくい場合は遮光層28は必ずしも必要でない。 また、マスク層23として用いた場合もほぼ同様の効果
が得られる。 次に一つの実施例によりさらに具体的説明をする。第1
図を参照する。表面に段差を有する配線基板21」二に
被若さノしたAQ、Mo、P L 、 ]’ iなとの
金属またはその合金などからなる導体層22をホ1−エ
ツチングによって加工するために、ボリイミ1〜樹脂や
ボ1−レジストなどの高分子樹脂もしくは低融点ガラス
などの塗布被膜27を形成した状態を示す。平坦部での
塗布被膜27の厚さは配線基板の段差の高さと同等以上
の値が適当である。次に第1図の1.ll < 100
0〜8000人程度の厚さのΔQ、 Ti、Mo、Ni
、Wなどの金属もしくはその酸化物からなる遮光層28
を被着し、さらにその」二にKTFR,OMR(いずれ
も商品名)などのホ1ヘレジストからなるマスク層23
を形成し、ホ1ヘマスク24勺重ねて露光、現像する。 次に(c)の如く、マスク層23によって遮光層28を
エツチングし加工する。次に(d)に示すようにスパッ
タエツチングもしくはイオンビー11エツチングによっ
て、塗布被膜27をエツチングする。エツチング゛のた
めのガスは塗布被膜27が高分子樹脂である場合、圧力
が5 X I O” ’、I’or+−5X ]、 O
−’丁OrT’のハrもしくは05.あるいはその混合
ガスが適y4てあり、塗布被膜27が低融点ガラスであ
る場合は圧力が5X I O′Tor−r−5X 1.
 O−” ’−rorrのΔ「もしくばルA−ンガスも
しくはその混合ガスが適当である。次に(e)に示すよ
うに塗布被膜27をマスクとして導体層22をエツチン
グする。従来法では第2図に示すようにホ1〜マスクj
4患部j5の幅I−7,が5〜6μ以」二でないと、導
体層】2に開に1をあけることは困難であり、かつ加I
精度も低かったが本“発明の方法によればホトマスク2
4の黒部25の幅W1は塗布被膜27の厚さの1.5倍
以上であればよく、通常は2〜3μ以上であれば開孔2
9の形成は可能で、かつ加工精度も高い。 マスク層23どしてポジタイブホ1へレジストを用いる
とホ1へマスクのパターンに対する開L1とそうでない
部分との関係が、ネガタイブホトレジストを用いた場合
と逆になるたけであってやはり同じ動床が得らノする。 また導体M22のかわりに絶縁層をエツチング加工する
場合も同様である。
【図面の簡単な説明】
第1図は本発明の詳細な説明する図、第2図は従来法の
欠、dζを示す図である。 第 / 図 q

Claims (1)

    【特許請求の範囲】
  1. 表面に段差を有する半導体基板もしくは配線基板」二に
    、少なくとも」二記段差の高さに等しい膜厚を有する加
    工層を形成して表面を平坦化する工程と、上記加工層よ
    りも耐ドライエツチング性の大きな材料からなる膜を上
    記加工層上に形成する工程と、所望の形状を有するレジ
    スI−パターンを」二記膜−にに形成する工程と、」二
    記しジストパターンをマスクにして上記膜の露出された
    部分を除去してマスク層を形成する工程と、上記マスク
    層をマスクにして上記加工層の露出された部分を1−ラ
    イエツチングによって除去する工程と、上記半導体基板
    もしくは配線基板の露出さオした部分をエッチする工程
    を含むことを腸゛徴とする半導体装置の微細加工力d(
JP18051584A 1984-08-31 1984-08-31 半導体装置の微細加工方法 Pending JPS6074437A (ja)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51107775A (en) * 1975-03-19 1976-09-24 Hitachi Ltd Handotaisochino bisaikakohoho

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51107775A (en) * 1975-03-19 1976-09-24 Hitachi Ltd Handotaisochino bisaikakohoho

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