JPS6072488A - 復号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、可変長符号化された画像信号を一定速度で受
信し、その可変長符号化信号を復」する為の復号化回路
に関するものである。

従来技術と問題点 画像信号を符号化して伝送する方式に於て、Ｉｎｊ性１
１シ符号化の為の種々の方式が提案されている。

例えば生起確立の最も大きい符号に対して最も短い符号
を割当てることにより、高性能符号化を行う可変長符号
化方式が知られている。このｊｉＴ変長符号化方式は、
１サンプル値のビット長がそれぞ　゛れ異なる画像信号
を、一定速度で伝送されるものである。受信側では、こ
の一定速度のデータを受信して、可変長符号のパターン
を識別することにより順次固定長符号に変換するもので
ある。

第１図は従来の復号回路の要部ブロック図であり、１は
入力端子、２はバッファメモリ、３はフリップフロップ
回路、４はマルチプレクサ、５は符号変換回路、６は制
御回路、７　ａ　、　”７”’ｂ　、’　９はフリップ
フロップ回路、８は特殊符号検出回路、１０は加算回路
、１１はセレクタ、１２は比較回路、１３ばオア回１１
１８．１４はアンド回路、１６は復号出力端子、ＣＬＫ
はクロック信号、ＲＣ’には読出タロツク信号である。

バッファメモリ２には一定：速度で受信したデータを順
次書込み、読出クロック信号ＲＣＫにより所定のビット
数づつ例えば８：ピッＩ・づつ並列読出しを行い、フリ
ップフロ・ンプ・・回路３．マルチプレクサ４及び特殊
符号検出回路８に加える。

特殊符号検出回路８は、バッファメモリ２から読み出さ
れたデータの中から、可変長符号列の特殊符号を検出す
るものであり、この特殊符号は、例えば送信側の画像信
号の水平同期信号のタイミングで形成され、その次に可
変長符号列が伝送される。即ち特殊符号間に可変長符号
列が伝送されるものである。なお特殊符号の次には制御
情報を挿入して伝送さ懸る場合もある。この特殊符号の
検出により得られた特殊符号の先頭ビット位置情報は、
フリップフロップ回路９にセットされる。

又フリップフロップ回路３はバッファメモリ２から順次
続出クロック信号ＲＣＫによって続出される例えば８ビ
ツトのデータをセットし、次の続出タイミングによる８
ビツトのデータと共にマルチプレクサ４に入力する。従
ってマルチプレクサ４には１６ビツトが入力され、７９
７１７１１９７回路７ａからの読出ビット位置情報に従
ったビット位置の復号すべき符号を先頭とする形式の８
ビツトが符号変換回路５に入力される。符号変換回路５
は、制御回路６からのモート情報等に応じて予め定めら
れた可変長符号パターンを識別し、その可変長符号の長
さを示す情報を加算回路１０に入力し、且つ固定長符号
に変換して出力端子１６から復号出力として出力する。

加ｎ１回路１０は、符号変換回路５からの可変長符号の
長さの１ｎ報と、ソリツブフロップ回路７ａからの、前
回の読出ビット位置情報との加算により、次の読出ビッ
ト位置を示す情報を出力する。この加算回路１０の出力
と、特殊符号検出回路８で検出しフリップフロップ回路
９にセットされている特殊符号の先頭ヒラ；−位置情報
とを比較回路１２で比較し、比較一致或いは特殊符号の
先頭ビット位置情報の方か小さい場合に、セレクタ１１
を制御して々０算回路ＩＯの出力の続出ビット位置情報
をフリップフロップ回Ｗ８７　ａにセットさせ、それ以
外のときは、セレクタ１１を制御してフリップフロップ
回ｌ／８９にセットされている特殊符号の先頭ピッ、１
・位置情報をソリツブフロップ回路７ａにセットきせる
。又セレクタ１１が特殊符号の先頭ビット位置情報を選
択したときの比較回路１２の出力をンリツブフしＩツブ
回路７ｂにセットし、そのセット出力を制御回路６に加
えて特殊符号の検出が行われたことを通知し、制御回路
６は、例えば特殊符号が水平同期のタイミングで形成さ
れている場合には、次の走査線の画像信号の復号制御を
行うことになる。

フリップフロップ回路７ａの出力の読み出しビット位置
情報により、マルチプレクサ４ば符号変換回路５に加え
るデータを選択し、又加算回路１０はそのビット位置情
報と符号変換回路５からの可変長符号の符号長情報とを
加算し、例えば読み出しビット位置情報が５ビツト目を
示し、可変長符号の符号長情報が５ビット長であること
を示す場合、加算回路１０の出力の、次の続出ビット位
置情報は、次の読み出しクロッ１りで読み出さ：れるデ
ータ１６ビツトのうちの２ヒｊ１ツト目を示すものと４
６、　１ 、）ヶ１□函よ、ヶ□１知ッ２．オ ッ、。Ｋ２ｏよ□、ゎｔｌ’ｔ、５、・アｙ　ＦｆｆＪ
ｌ／３１４カ１．、や、、）あ、、。ッ、鶴ＲＩＣＫヵ
、１□痕４．お。

又、クロック信号Ｃ’　Ｌ　Ｋはフ：１リップフロップ
回路７ａ、７ｂのクロック信号と１シて加えられ、又ア
ンド回路１４に加えられるン従って続出クロツク信号Ｒ
ＣＫはフリップフロップ回路７ａ、７ｂの出力に応じて
出力されることになる。

前述の如き従来の（５を号化回路に於ては、特殊符号が
検出され、比較回１洛１２の出力によりセレクタ１１が
制御されてフリップフロップ回路９にセットされた先頭
ビット位置情報が選択されるまでの遅延時間で、復号化
回路としての動作速度が決定されるのものとなり、例え
ばショットキーＴＴＬとバイポーラＲＯＭとにより構成
した場合、前述の遅延時間により８　Ｍ　＋４　ｚ程度
の動作時間に制限されるものであった。

発明の目的 本発明は、比較的簡単な構成により高速動作を可能とす
ることを目的とするものである。以下実施例について醒
、細に説明する。

発明の実施例 第２図は本発明の実施例の柄本構成を示すものであり、
第１図と同一符号は同一部分を示すものであって、１７
はアンド回ｂ’８．２３はバッファメモリ続出停止回Ｍ
＆である。第１図との相違点は、比較回路１２で特殊符
号の検出による先ｉｉＪ’ｌピッＩ・位置情報とフリッ
プフロップ回路７ａにセットされた読出ビット位置情報
とを比較し、比較一致或いば先頭ビット位置情報の方が
小さいことを示し、且つ特殊符号か検出されたことによ
り、アン１回路１７の出力でセレクタ１１が制御されて
、先ｔｉＪＩビット位置情報がツーリップフロップ回ｉ
２＆　７　ａにセラＩ−される。本発明においてはこの
ように先１１工１ビット位置をセラ１−する回路部分と
、特殊符号が検出され、且つ比較回路１２の出力でセレ
クタ１１を制御して読出ピッＩ・位置情報を選択したと
き、バッファメモリ２の読出しを停止する回ｉｌ！ｌｓ
　２３を備えている。即ぢ特殊符号が検出されて、その
先頭ピッ］・位置情報と今回の続出ビット位置情（・［
４との比較結果によりセレクタ１１で、先頭ピッ１−位
置情報を選択することができるので、特殊符号の検出に
より先頭ピッｌ−位置情報が次回の読出ピッ１〜位置情
報と等しいか或いは小さいとき、次の続出クロック信号
ＲＣＫが出力され、バッファメモリ２から次の８ビツト
の読出しが行われて、次の可変長符号の復号を開始する
ことができる。従って復号化処理を高速化することがで
きる。また、誤りがある場合でも特殊符号の前の可変長
符号を誤識別することがなく、その次の特殊符号を検出
できることになる。

第３図は本発明の実施例の要部ブロック図である。第３
図に於て第１図及び第２図と同一符号は同一部分を示し
、１８〜２０はアン１回路、２１はインバータ、２２ば
オア回路、２３はフリップフロップ回路である。フリッ
プフロップ回路９にセットされる先頭ビット位置情報が
ｒ１ビット構成、符号変換回路５からの可変長符号の符
号長情報はｎ−１ビツト構成、フリップフロップ回路７
ａからマルチプレクサ４及び加算回路１　（ｌに加えら
れる次回の読出ヒラ１へ位置情報はｒｌ−１ビット構成
の場合、加算口１洛１０の加算出力はｒ１ビット構成と
なり、セレクタ１１によりフリップフロップ回路９又は
加算口１１＆　ｌ　Ｏの出力のｎピッ１−が選択されて
フリツプフｌ：Ｉツブ回路７ａにセラＩ・される。

先頭ビット位置情報の最上位ピッ）ＭＳＢはインバータ
２１により反転されて、フリツプフに１ツブ回路２３及
びオア回路２２に加えられる。又その最上位ビットＭＳ
Ｂはアンド回路１９．２０に加えられる。

セレクタ１１で選択されたヒツト位置情報のうちの最上
位ビットＭＳＢがアンド回路１８にオア回路２２の出力
と共に加えられる。比較回１／＆　］、　２には、フリ
ップフロップ回路７ａにセットされた最上位ピッ１−Ｍ
ＳＢ、ｌ！ｌ：ｎ−’ｌピッ１−とのｎピッｌ−が次回
の読出ピッＩ・位置情報として、又フリップフロップ回
路９にセットされた先頭ピッｌ−位置情報のうらのｎ−
１ビツトとアンド回路１９の出力を最上位ピッｌ−Ｍ　
Ｓ　Ｂとしたｎビットが先頭ピッＩ・位置情報としてそ
れぞれ加えられて比較され、比較出力がアント回路２０
に加えられる。ｑ・Ｙ外符号検出回路８により特殊符号
が検出されると、フリップフロップ回路９にセットされ
る先頭ピッ１−位置情報の最上位ビットＭＳＢは“１”
となる。

従ってインハーク２１の出力は“０゛点なり、又最上位
ビットＭＳＢが“１”であるから、アンド回路１９．２
０は開かれることになる。

フリップフロップ回路７　ａは、セレクタ１１で選択さ
れたｎビットとアンド回１１δ１８の出力とをセットす
るものであり、そのアンド回路１８の出力をセットして
アンド回路１４に加える構成を有している。従ってアン
ド回路１８の出方が１”となることにより、クロック信
号ＣＬ、’Ｋがアンド回路Ｉ４を通過し、続出クロック
信号ＲＣＫが出力されることになる。

第４図は可変長符号情報パターンと符号長情報との対応
の一例を示すものであり、又特殊符号として“１０００
０００００００１”（７）Ｉ２ピッ）構成を用いた場合
の動作の一例を第５図に示す。

この第５図に於て、ｔば時刻、Ａばマルチプレクサ４の
入力を上位ビットと下位ビット即ちフリップフロップ回
路４のセット出方を上位ビット、バッファメモリ２の続
出データを下位ビットとして示すものであり、支Ｂはフ
リップフロップ回路９のセット出力を示し、Ｘ印は不定
であることを示す。又Ｃはマルチプレクサ４の制御入力
即ち続出ビット位置情報を示す。又りは符号変換回路５
からの符号長情報、Ｅは加算回路１０の出力、Ｆは比較
回路１２の比較出力、Ｇばフリップフロップ回路７ａの
出力を示す。

特殊符号検出回路内は、バッファメモリ２がら順次読出
される８ビツトのデータを少なくとも３回分保持して１
２ビツト構成の特殊符号を検出する構成を有するもので
あり、時刻ｔ１に於ては、マルチプレクサ４に上位ビッ
トの“ＯＯ（ｌ　ｌ　０００θ″と下位ビットの“’　
００００００１０”’とが加えられ、その時点で特殊符
号検出回路））により１２ビツトの特殊符号が検出され
、フリップフ１」ツブ回路９には、最上位ピッ１−ＭＳ
Ｂを“ｌ”とした特殊符号の先頭ビット位置情報“１０
１１“がセットされる。“’１０１１”内の０１１″は
特殊符号の先頭ビット位置がバッフアメ雪り２からの８
ビット並列データ中の４ビツト目であることを示すもの
である。

又その時点で、マルチプレクサ４に読出ビット位置情報
Ｃとして“０１１　、”により４ビツト目を示している
店すると、符号変換■路５には“１０ｏｏｏｏｏ・００
００１０”の１３ビツトが入力される。又７１９９１２
０９１回路９のセット出力の最上位ピッ）ＭＳＢが特殊
符号検出により１″となるから、インバータ２１の出力
は“ｏ″となり、又アン下回路１９．２０は開がちれる
。又比較回路１２には、フリップフロップ回路９のセッ
ト出力Ｂの最上位ピッｌ−Ｍ　Ｓ　Ｂを除くｎ−１ビツ
トの“０１１”とアンド回１？＆　１９の出力の１”（
前回のインバータ２１の出力が“Ｉ”：でフリップフロ
ップ回路２３にこの“１”がセクトされていることによ
る）が最上位ビ゛ントＭＳＢとして加えられ、且うフリ
ップフロップ回路７ａのセラ１−出力Ｇの“００１１”
が加えられ、両者は一致するので、比較回路１２の出力
Ｆは“１”となり、アンド回１洛２０の出力は“′１”
となる。それによりセレクタ１１はフリップフロップ回
路９のセット出力Ｂを選択してフリップフロップ回路７
ａに加えることなり、又フリップフロップ回路７ｂに１
″がセットされ、そのセット出力は制御回路６に特殊符
号検出回路報として加えられる。

又アンド回路２０の出力が１″であると共にセレクタ１
１で選択されたフリップフロップ回路９のセット出力Ｂ
の最上位ビットＭＳＢが“１″であるから、アンド回路
゛１８の出力は“１”となり、フリップフロップ＠１路
７ａにこの“１”がセットされ、従ってアンド：：回路
１４の出力の読出クロック信号ＲＣｋは、り、ロック信
号ＣＬ　Ｈのタイミングで１”となる。” 前述のように、・時刻ｔ、１に於ては、符号変換回路５
７！１−らは可変長符号規：則に従うパターンが人力さ
れ才いないのも符−長情報は出力されず、又加算向路１
０の出力Ｅは′：、セレクタ１１で選択さ奪：二ので×
印そ示すよ□うに、関係のないものと時刻ｔ２に於ては
、読′１出りロック信号ＲＣＫによりバッファメモリ２
か□ら次の８ビツトのデータが読出されるので、その：
時点では特殊符号検出回路８では特殊符号が検出１され
ないものとなり、フリップフロップ回路９のセラｌ−出
力Ｂは、最上位セットされたｎ−１ビツトのｕ０１１″
が加えられ、符号変換回路５には４ビット目からのｕＯ
ｏｏｌｏｏｌｌ”が加えられる。その時制御回路６はフ
リップフロップ回１１ＰＦ７ｂからの特殊符号検出情報
を受信しているので、符号変換回路５に制御信号を加え
て、その出力りを＊印で示すように強制的に”　Ｏ］　
００”とする。それにより加算回路１０の出力Ｅは、“
０１１　”と“′】００”との加算を行い、“’０１１
１”を出力することになる。

この出力Ｅはセレクタ１１に加えられ、その時点のフリ
ップフロップ回１／、＆　！］のセット出力Ｂの最上位
ビットＭ　Ｓ　Ｈは“（）”であるから、アンド回路２
０の“０”の出力により、加算回路１０の出力Ｅが選択
されてソリツプフＬ１ツブ回ｌｌＰｒ７ａに加えられる
。

又セレクタ１１で選択された加算回路１０の出力Ｅの最
上位ビットＭ　Ｓ　１３はＯ″であるから、アンド回路
１８の出力は“０″となり、１ノＬつでアンド回路１４
の出力の続出クロック信号ＲＣＫは“Ｏ″であるから、
バッファメモリ２からの読出しは行われない。

時刻ｔ３に於ては、マルチプサクサ４の入力データＡば
変化ないが、続出ビット位置情報Ｃはパ１１１″で８ピ
ツ１〜目を示すものなっているので）／符号変換回１２
＆５には、“’００１１００１０４°′が入力される。

この入カバターンのうち、第４図を参照すルと、”　Ｏ
Ｏ１”の３ビツトが可変猛符号のパターンであるから、
符号変換回路５は“００１１゛を符号長情報りとして出
力することになる。

従って加算回路１０の出力Ｅは“Ｉ　０１０　”となる
。最上位ビットＭＳＢが１゛となることにより、アンド
回路１８の出力が“１゛となり、ソリツブフロップ回路
７ａにこの“１”と、セレクタ１１で選択された加算回
路１０の出力Ｅとがセラ１−され、クロック信号ＣＬＫ
のタイミングで読出クロック信号ＲＣＫが“１″となリ
ーハツファメモリ２から次の８ビツトのデータが続出さ
れ、次の時刻ｔ４に示す状態に移行する。

時刻ｔ４に於ては、ん゛ε出ビット位置情報が°゛０１
０″で３ビット「１を示ずので、マルチプレクサ４から
符号変換面（？８５に３ビツト目からの“１００１００
００”が加えられる。符号変換回路５では、”　］　０
０１　”の符号長情報１〕として“０１００″を出力す
る。加算回路ｉ　（＋の出力Ｅはパ０１１０″となり、
この加算回路１０の出力１３はセレクタ１１を介し′ζ
フリツ、ブフロツプ回路７ａにセットされ、次の読出ピ
ッ；−位置情報Ｃは“１１０”で７ヒツ１ヘト］を示ず
ものとなる。この場合のフリップフロップ回路７ａのセ
ット出力Ｇの最上位ビットＭＳＢは“０°′であるので
、読出クロック信号ＲＣＫは出力されない。

次の時刻ｔ５に於ては、ん“ｄ出ビット位置情報Ｃが７
ビツト目を示すので、符号変換回路５には７ビツ１−目
からの“’　００００１０１１″が入力される。その入
力データのうらの“’　００００１０　”にり・１応し
た符号−ｉ情報Ｄ′’　Ｄ　１１０”が符号変換回路５
から出力され、加算回路１０の加算出力Ｅば”　１１０
０　”となり、最上位ビットＭＳＢが１″であることに
より、読出クロック信号ＲＣｌ＋：が出力され、バッフ
ァメモリ２から次の８ビットのデータが読出され、次の
時刻ｔ６に示す状態に移行する。

以下同様にして、時刻Ｌ８に移行すると、２））殊符号
検出回路８で特殊符号を検出し、フリップフロップ回路
９に最上位ピッｌ−Ｍ　Ｓ　Ｂをｌ”とし且つ先頭ビッ
ト位置情報を示す“１０１ビを一ヒツトする。その時点
の読出ビット位置情報Ｃは００１　”で、２ビツト目を
示すので、符ソ変庚回１１＆５には“”１０１００００
０″が加えられる。この入力データのうちの“１０１　
”に対応して符号長情報りは’００１１”となる。又加
算量１洛１０の出力Ｅば“０１００”となる。この時点
でｌｌ！ｉ殊符号変換回路８で１２ビツトの特殊符号を
検出し、フリップフロップ回路９に“１０１１”が・＋
２″ンＩ−される。又比較回路１２では、フリツブフｌ
」ツブ回路７ａの出力Ｇの”　ｌ　００１　”と、フリ
ップフロップ回路９のセット出力Ｂとが人力されること
になり、フリップフロップ回路７ａのセット出力Ｇの方
が大きいので、比較出力Ｆは０”となる。

従ってセレクタ１１は加算回路ｌＯの出力Ｅを選択し、
且つ続出クロック信号ＲＣＫは出力されない。

前述の場合、例えば伝送Ｉ洛におけるエラーによって可
変長符号の“１０１”に誤りがあり、特殊殊符号を検出
したことにより、フリップフロップ回路９の最上位ビッ
トＭＳＢが“１”となり、インバータ２１′の出力が“
θ″で且つ比較回路１２の出力Ｆが叶０”であれば、続
出クロック信号ＲＣＫが出カニれず、且つフリップフロ
ップ回路７ｂもセットされないので、読出ピッ；・位置
情報Ｃに従って次のデータが符号変換回路５に入力され
る。　１ 時刻ｔ９に於ては、読出ビット位置情報Ｃが“１００”
で５ビット目を示すから、符号変換回路５には５ビフト
目からのｏｏｏｏｏｏｏｏｏ。

１０″が入力される。又フリップフロップ回路７ａのセ
ット出力Ｇは“０１００”となり、フリップフロップ回
路９のセット出力Ｂは１０１１″であるから、比較回路
１２の出力Ｆは１”となる。それによりセレクタ１１は
フリップフロップ回路９のセット出力Ｂを選択してフリ
ップフロップ回路７ａに加え、又フリップフロップ回路
７ｂに“１”がセットされて制御回路６に特殊符号の検
出情報が通知される。フリップフロップ回路９のセット
出力Ｂがフリップフロップ回路７ａにセットされること
により、続出クロック信号ＲＣＫが出力され、バッファ
メモリ２から次の８ビツトのデータが読出され、次の時
刻ｔｌｏに示す状態に移行する。

時刻ｔｌｏに於ては、制御回路６からの制御信号により
符号変換回路５は＊印で示す“ｏｉｏｏ”を符号長情報
りとして出力する。又読出ビット位置情報は“０１１”
であるから、加算回路１０の出力Ｅは０１１１”となる
。又そ蕊時点では、特殊符号の検出が行われていないの
で、フリップフロップ回峰９のセラ１出力Ｂの最上位ビ
ットＭＳＢは“０”となる。又加算回１／Ｑ　１０の出
力Ｅが選択されてフ、リツブフ゛″ツブ回路７°にセッ
トされるが、そ曽最上位ビットＭ　Ｓ　Ｂ、は“０″′
であるから、読出り、′０ツク信号ＲＣＫは出力されな
い。

このようにして、可変長符号のビット誤りがあって、特
殊竺号の一部を可変長−号とじ耳復号しても、特殊−号
を特殊符号検出回路８で検出することができるから、そ
の検出により、次の可変長。

符号の先頭から正しく復号を開始することができること
になり、、特殊符勺の次に来る制御情報も正しく検出で
き、ることになる。

更に、動イ竺速度を決定する遅竺時間は１．フリップフ
ロラプリ路３とマルチプレクサ４と符号変換回路５と加
３９：１ｉｊｌＲｘ、ｏとセレクタｊｌｌとてンド回路
１，８．１４とによるもので、等１〒；構成□ す、ショットキーＴ　′１’　Ｌとバインｊ；−ラＲ（
ＪＭとにより構成し表場合には、動作速度を１２ＪＩｌ
ｌｚ以上４１：ｔ、Ｌ、：よヵ１ユ、およ４お。　□　
・：以上説明したように、本発明は４、會変長符号列を
一定速度で受信するバッファメモリ′２から所定ｃｔ）
ｅッ、。アーヶ００．．畷。□イ。

を固定長符号に変換する復号化回路に於て、特殊符号を
検出したとき・先ｉｆ？ット位竺情報と読出ビット位置
情報とを比較し、両者が１！腎か又は読出ビット位置情
報の方が大きいときＧ負よ、特殊符号検出に従って、特
殊符号の次からφ可変長符号の復号化を開始するように
している昇のであり、可変長符号のビット誤りがあって
、竺殊符号の一部を可変長符号として復号したとし苔も
、特殊符号の次から正しく可変長符号の復号１行うこと
が可能となり、又読出ビット位置情報をマルチプレク　
４に加える径路　遅延時間を短くすることがで　るので
、高速、動　が可能となる利点がある。

【図面の簡単な説明】

一１図は従来の可　長符号の復号イ□し回路のプロ本鼻
明の実施例の一本回路とな １：・ るブロック図、第３晶は本発明の実４缶例のブ１コツり
図、第４図は可変長符号のパターンと符号長情報との関
係の一例の説明図、第５図は本発明の実施例の動作説明
図である。 １は入力端子、２はバッファメモリ、３はフリップフロ
ップ回路、４はマルチプレクサ、５は符号変換回路、６
ば制御回路、７ａ、７ｂばフリップフロップ回路、８は
特殊符号検出回路、９は特殊符号の検出情報と先Ｏｆ＋
ビット位置情報をセットするフリップフロップ回路、１
０は続出ビット位置情報と符号長情報とを加算する加算
回路、１１はセレクタ、１２は比較回路、１４，１５．
１Ｂ。 １９．２０はアンド回路、２１はインバータ、２２はオ
ア回路、２３ばハ゛ツファメモリ読出停止回路である。 特許出願人　富士通株式会社外１治 代理人弁理士　玉蟲久五部　外１名 第４図 ＋０００　０００（１０１１１ （１１１０００００１０ ０１１０、００００１１ ０１０００００１ ００＋１　００１ ００１０　０１ ００１０　１＋ ００１１　１０１ ０　１　［１０１００１ ０１１０１（１００１１ ０１１０１０００１０ １０００１００００１ＩＩ

Claims (1)

【特許請求の範囲】
1. 予め定められたピッ１−パターンの特殊符号間に制御借
   りと可変長符号列を１１１１人した一定速度のデータを
   受信するバッファメモリ、該バッファメモリから所定の
   ビット長ｃｌ’を位で順次読出して読出ビット位置情報
   に従ったビット位置から所定のビット＆のデータを出力
   するマルチプレクサ、該マルチプレクラ−からのデータ
   を入力し可変長符号規則に従って可変長７３吋を識別し
   て該可変長符号の符号長情報を出力するｆｉｌ’号変換
   回路、該符号変換回路からの符号長情（弔と前記読出ビ
   ット位置情報とを加算して次回の読出ビット位置１？＃
   報とする加算回路、前記特殊７１号を検出して先１１ｒ
   Ｊビット位置情＋ａを出力する特グ）；符号検出回１洛
   、該特殊符号検出回１洛からの先頭ピッ１−位置情報と
   前記読出ビット位置情＜４とを比較する比較回１？ｈ、
   該比較回路により比較して比較一致或いｔｅ＋前記先ｒ
   ！ｎビット位置情報の力が小さいとき該先（「１ピッ１
   〜位置情報を次回の続出ビット位置情報とし、それ以外
   のときは前記加算回路の出力を次回の読出ビット位置情
   報とするセレクタ、前記特殊符号が検出され旧つ前記比
   較回路の出力で前記セレクタを制御して前記続出ビット
   位置情報を選択したとき、前記バッファメモリの読出し
   を停止する回路を備えたことを特徴とする復号化回路