JPS6072488A - 復号化回路 - Google Patents
復号化回路Info
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- JPS6072488A JPS6072488A JP58181428A JP18142883A JPS6072488A JP S6072488 A JPS6072488 A JP S6072488A JP 58181428 A JP58181428 A JP 58181428A JP 18142883 A JP18142883 A JP 18142883A JP S6072488 A JPS6072488 A JP S6072488A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、可変長符号化された画像信号を一定速度で受
信し、その可変長符号化信号を復」する為の復号化回路
に関するものである。
信し、その可変長符号化信号を復」する為の復号化回路
に関するものである。
従来技術と問題点
画像信号を符号化して伝送する方式に於て、Inj性1
1シ符号化の為の種々の方式が提案されている。
1シ符号化の為の種々の方式が提案されている。
例えば生起確立の最も大きい符号に対して最も短い符号
を割当てることにより、高性能符号化を行う可変長符号
化方式が知られている。このjiT変長符号化方式は、
1サンプル値のビット長がそれぞ ゛れ異なる画像信号
を、一定速度で伝送されるものである。受信側では、こ
の一定速度のデータを受信して、可変長符号のパターン
を識別することにより順次固定長符号に変換するもので
ある。
を割当てることにより、高性能符号化を行う可変長符号
化方式が知られている。このjiT変長符号化方式は、
1サンプル値のビット長がそれぞ ゛れ異なる画像信号
を、一定速度で伝送されるものである。受信側では、こ
の一定速度のデータを受信して、可変長符号のパターン
を識別することにより順次固定長符号に変換するもので
ある。
第1図は従来の復号回路の要部ブロック図であり、1は
入力端子、2はバッファメモリ、3はフリップフロップ
回路、4はマルチプレクサ、5は符号変換回路、6は制
御回路、7 a 、 ”7”’b 、’ 9はフリップ
フロップ回路、8は特殊符号検出回路、10は加算回路
、11はセレクタ、12は比較回路、13ばオア回11
18.14はアンド回路、16は復号出力端子、CLK
はクロック信号、RC’には読出タロツク信号である。
入力端子、2はバッファメモリ、3はフリップフロップ
回路、4はマルチプレクサ、5は符号変換回路、6は制
御回路、7 a 、 ”7”’b 、’ 9はフリップ
フロップ回路、8は特殊符号検出回路、10は加算回路
、11はセレクタ、12は比較回路、13ばオア回11
18.14はアンド回路、16は復号出力端子、CLK
はクロック信号、RC’には読出タロツク信号である。
バッファメモリ2には一定:速度で受信したデータを順
次書込み、読出クロック信号RCKにより所定のビット
数づつ例えば8:ピッI・づつ並列読出しを行い、フリ
ップフロ・ンプ・・回路3.マルチプレクサ4及び特殊
符号検出回路8に加える。
次書込み、読出クロック信号RCKにより所定のビット
数づつ例えば8:ピッI・づつ並列読出しを行い、フリ
ップフロ・ンプ・・回路3.マルチプレクサ4及び特殊
符号検出回路8に加える。
特殊符号検出回路8は、バッファメモリ2から読み出さ
れたデータの中から、可変長符号列の特殊符号を検出す
るものであり、この特殊符号は、例えば送信側の画像信
号の水平同期信号のタイミングで形成され、その次に可
変長符号列が伝送される。即ち特殊符号間に可変長符号
列が伝送されるものである。なお特殊符号の次には制御
情報を挿入して伝送さ懸る場合もある。この特殊符号の
検出により得られた特殊符号の先頭ビット位置情報は、
フリップフロップ回路9にセットされる。
れたデータの中から、可変長符号列の特殊符号を検出す
るものであり、この特殊符号は、例えば送信側の画像信
号の水平同期信号のタイミングで形成され、その次に可
変長符号列が伝送される。即ち特殊符号間に可変長符号
列が伝送されるものである。なお特殊符号の次には制御
情報を挿入して伝送さ懸る場合もある。この特殊符号の
検出により得られた特殊符号の先頭ビット位置情報は、
フリップフロップ回路9にセットされる。
又フリップフロップ回路3はバッファメモリ2から順次
続出クロック信号RCKによって続出される例えば8ビ
ツトのデータをセットし、次の続出タイミングによる8
ビツトのデータと共にマルチプレクサ4に入力する。従
ってマルチプレクサ4には16ビツトが入力され、79
7171197回路7aからの読出ビット位置情報に従
ったビット位置の復号すべき符号を先頭とする形式の8
ビツトが符号変換回路5に入力される。符号変換回路5
は、制御回路6からのモート情報等に応じて予め定めら
れた可変長符号パターンを識別し、その可変長符号の長
さを示す情報を加算回路10に入力し、且つ固定長符号
に変換して出力端子16から復号出力として出力する。
続出クロック信号RCKによって続出される例えば8ビ
ツトのデータをセットし、次の続出タイミングによる8
ビツトのデータと共にマルチプレクサ4に入力する。従
ってマルチプレクサ4には16ビツトが入力され、79
7171197回路7aからの読出ビット位置情報に従
ったビット位置の復号すべき符号を先頭とする形式の8
ビツトが符号変換回路5に入力される。符号変換回路5
は、制御回路6からのモート情報等に応じて予め定めら
れた可変長符号パターンを識別し、その可変長符号の長
さを示す情報を加算回路10に入力し、且つ固定長符号
に変換して出力端子16から復号出力として出力する。
加n1回路10は、符号変換回路5からの可変長符号の
長さの1n報と、ソリツブフロップ回路7aからの、前
回の読出ビット位置情報との加算により、次の読出ビッ
ト位置を示す情報を出力する。この加算回路10の出力
と、特殊符号検出回路8で検出しフリップフロップ回路
9にセットされている特殊符号の先頭ヒラ;−位置情報
とを比較回路12で比較し、比較一致或いは特殊符号の
先頭ビット位置情報の方か小さい場合に、セレクタ11
を制御して々0算回路IOの出力の続出ビット位置情報
をフリップフロップ回W87 aにセットさせ、それ以
外のときは、セレクタ11を制御してフリップフロップ
回l/89にセットされている特殊符号の先頭ピッ、1
・位置情報をソリツブフロップ回路7aにセットきせる
。又セレクタ11が特殊符号の先頭ビット位置情報を選
択したときの比較回路12の出力をンリツブフしIツブ
回路7bにセットし、そのセット出力を制御回路6に加
えて特殊符号の検出が行われたことを通知し、制御回路
6は、例えば特殊符号が水平同期のタイミングで形成さ
れている場合には、次の走査線の画像信号の復号制御を
行うことになる。
長さの1n報と、ソリツブフロップ回路7aからの、前
回の読出ビット位置情報との加算により、次の読出ビッ
ト位置を示す情報を出力する。この加算回路10の出力
と、特殊符号検出回路8で検出しフリップフロップ回路
9にセットされている特殊符号の先頭ヒラ;−位置情報
とを比較回路12で比較し、比較一致或いは特殊符号の
先頭ビット位置情報の方か小さい場合に、セレクタ11
を制御して々0算回路IOの出力の続出ビット位置情報
をフリップフロップ回W87 aにセットさせ、それ以
外のときは、セレクタ11を制御してフリップフロップ
回l/89にセットされている特殊符号の先頭ピッ、1
・位置情報をソリツブフロップ回路7aにセットきせる
。又セレクタ11が特殊符号の先頭ビット位置情報を選
択したときの比較回路12の出力をンリツブフしIツブ
回路7bにセットし、そのセット出力を制御回路6に加
えて特殊符号の検出が行われたことを通知し、制御回路
6は、例えば特殊符号が水平同期のタイミングで形成さ
れている場合には、次の走査線の画像信号の復号制御を
行うことになる。
フリップフロップ回路7aの出力の読み出しビット位置
情報により、マルチプレクサ4ば符号変換回路5に加え
るデータを選択し、又加算回路10はそのビット位置情
報と符号変換回路5からの可変長符号の符号長情報とを
加算し、例えば読み出しビット位置情報が5ビツト目を
示し、可変長符号の符号長情報が5ビット長であること
を示す場合、加算回路10の出力の、次の続出ビット位
置情報は、次の読み出しクロッ1りで読み出さ:れるデ
ータ16ビツトのうちの2ヒj1ツト目を示すものと4
6、 1 、)ヶ1□函よ、ヶ□1知ッ2.オ ッ、。K2oよ□、ゎtl’t、5、・アy FffJ
l/314カ1.、や、、)あ、、。ッ、鶴RICKヵ
、1□痕4.お。
情報により、マルチプレクサ4ば符号変換回路5に加え
るデータを選択し、又加算回路10はそのビット位置情
報と符号変換回路5からの可変長符号の符号長情報とを
加算し、例えば読み出しビット位置情報が5ビツト目を
示し、可変長符号の符号長情報が5ビット長であること
を示す場合、加算回路10の出力の、次の続出ビット位
置情報は、次の読み出しクロッ1りで読み出さ:れるデ
ータ16ビツトのうちの2ヒj1ツト目を示すものと4
6、 1 、)ヶ1□函よ、ヶ□1知ッ2.オ ッ、。K2oよ□、ゎtl’t、5、・アy FffJ
l/314カ1.、や、、)あ、、。ッ、鶴RICKヵ
、1□痕4.お。
又、クロック信号C’ L Kはフ:1リップフロップ
回路7a、7bのクロック信号と1シて加えられ、又ア
ンド回路14に加えられるン従って続出クロツク信号R
CKはフリップフロップ回路7a、7bの出力に応じて
出力されることになる。
回路7a、7bのクロック信号と1シて加えられ、又ア
ンド回路14に加えられるン従って続出クロツク信号R
CKはフリップフロップ回路7a、7bの出力に応じて
出力されることになる。
前述の如き従来の(5を号化回路に於ては、特殊符号が
検出され、比較回1洛12の出力によりセレクタ11が
制御されてフリップフロップ回路9にセットされた先頭
ビット位置情報が選択されるまでの遅延時間で、復号化
回路としての動作速度が決定されるのものとなり、例え
ばショットキーTTLとバイポーラROMとにより構成
した場合、前述の遅延時間により8 M +4 z程度
の動作時間に制限されるものであった。
検出され、比較回1洛12の出力によりセレクタ11が
制御されてフリップフロップ回路9にセットされた先頭
ビット位置情報が選択されるまでの遅延時間で、復号化
回路としての動作速度が決定されるのものとなり、例え
ばショットキーTTLとバイポーラROMとにより構成
した場合、前述の遅延時間により8 M +4 z程度
の動作時間に制限されるものであった。
発明の目的
本発明は、比較的簡単な構成により高速動作を可能とす
ることを目的とするものである。以下実施例について醒
、細に説明する。
ることを目的とするものである。以下実施例について醒
、細に説明する。
発明の実施例
第2図は本発明の実施例の柄本構成を示すものであり、
第1図と同一符号は同一部分を示すものであって、17
はアンド回b’8.23はバッファメモリ続出停止回M
&である。第1図との相違点は、比較回路12で特殊符
号の検出による先iiJ’lピッI・位置情報とフリッ
プフロップ回路7aにセットされた読出ビット位置情報
とを比較し、比較一致或いば先頭ビット位置情報の方が
小さいことを示し、且つ特殊符号か検出されたことによ
り、アン1回路17の出力でセレクタ11が制御されて
、先tiJIビット位置情報がツーリップフロップ回i
2& 7 aにセラI−される。本発明においてはこの
ように先11工1ビット位置をセラ1−する回路部分と
、特殊符号が検出され、且つ比較回路12の出力でセレ
クタ11を制御して読出ピッI・位置情報を選択したと
き、バッファメモリ2の読出しを停止する回il!ls
23を備えている。即ぢ特殊符号が検出されて、その
先頭ピッ]・位置情報と今回の続出ビット位置情(・[
4との比較結果によりセレクタ11で、先頭ピッ1−位
置情報を選択することができるので、特殊符号の検出に
より先頭ピッl−位置情報が次回の読出ピッ1〜位置情
報と等しいか或いは小さいとき、次の続出クロック信号
RCKが出力され、バッファメモリ2から次の8ビツト
の読出しが行われて、次の可変長符号の復号を開始する
ことができる。従って復号化処理を高速化することがで
きる。また、誤りがある場合でも特殊符号の前の可変長
符号を誤識別することがなく、その次の特殊符号を検出
できることになる。
第1図と同一符号は同一部分を示すものであって、17
はアンド回b’8.23はバッファメモリ続出停止回M
&である。第1図との相違点は、比較回路12で特殊符
号の検出による先iiJ’lピッI・位置情報とフリッ
プフロップ回路7aにセットされた読出ビット位置情報
とを比較し、比較一致或いば先頭ビット位置情報の方が
小さいことを示し、且つ特殊符号か検出されたことによ
り、アン1回路17の出力でセレクタ11が制御されて
、先tiJIビット位置情報がツーリップフロップ回i
2& 7 aにセラI−される。本発明においてはこの
ように先11工1ビット位置をセラ1−する回路部分と
、特殊符号が検出され、且つ比較回路12の出力でセレ
クタ11を制御して読出ピッI・位置情報を選択したと
き、バッファメモリ2の読出しを停止する回il!ls
23を備えている。即ぢ特殊符号が検出されて、その
先頭ピッ]・位置情報と今回の続出ビット位置情(・[
4との比較結果によりセレクタ11で、先頭ピッ1−位
置情報を選択することができるので、特殊符号の検出に
より先頭ピッl−位置情報が次回の読出ピッ1〜位置情
報と等しいか或いは小さいとき、次の続出クロック信号
RCKが出力され、バッファメモリ2から次の8ビツト
の読出しが行われて、次の可変長符号の復号を開始する
ことができる。従って復号化処理を高速化することがで
きる。また、誤りがある場合でも特殊符号の前の可変長
符号を誤識別することがなく、その次の特殊符号を検出
できることになる。
第3図は本発明の実施例の要部ブロック図である。第3
図に於て第1図及び第2図と同一符号は同一部分を示し
、18〜20はアン1回路、21はインバータ、22ば
オア回路、23はフリップフロップ回路である。フリッ
プフロップ回路9にセットされる先頭ビット位置情報が
r1ビット構成、符号変換回路5からの可変長符号の符
号長情報はn−1ビツト構成、フリップフロップ回路7
aからマルチプレクサ4及び加算回路1 (lに加えら
れる次回の読出ヒラ1へ位置情報はrl−1ビット構成
の場合、加算口1洛10の加算出力はr1ビット構成と
なり、セレクタ11によりフリップフロップ回路9又は
加算口11& l Oの出力のnピッ1−が選択されて
フリツプフl:Iツブ回路7aにセラI・される。
図に於て第1図及び第2図と同一符号は同一部分を示し
、18〜20はアン1回路、21はインバータ、22ば
オア回路、23はフリップフロップ回路である。フリッ
プフロップ回路9にセットされる先頭ビット位置情報が
r1ビット構成、符号変換回路5からの可変長符号の符
号長情報はn−1ビツト構成、フリップフロップ回路7
aからマルチプレクサ4及び加算回路1 (lに加えら
れる次回の読出ヒラ1へ位置情報はrl−1ビット構成
の場合、加算口1洛10の加算出力はr1ビット構成と
なり、セレクタ11によりフリップフロップ回路9又は
加算口11& l Oの出力のnピッ1−が選択されて
フリツプフl:Iツブ回路7aにセラI・される。
先頭ビット位置情報の最上位ピッ)MSBはインバータ
21により反転されて、フリツプフに1ツブ回路23及
びオア回路22に加えられる。又その最上位ビットMS
Bはアンド回路19.20に加えられる。
21により反転されて、フリツプフに1ツブ回路23及
びオア回路22に加えられる。又その最上位ビットMS
Bはアンド回路19.20に加えられる。
セレクタ11で選択されたヒツト位置情報のうちの最上
位ビットMSBがアンド回路18にオア回路22の出力
と共に加えられる。比較回1/& ]、 2には、フリ
ップフロップ回路7aにセットされた最上位ピッ1−M
SB、l!l:n−’lピッ1−とのnピッl−が次回
の読出ピッI・位置情報として、又フリップフロップ回
路9にセットされた先頭ピッl−位置情報のうらのn−
1ビツトとアンド回路19の出力を最上位ピッl−M
S Bとしたnビットが先頭ピッI・位置情報としてそ
れぞれ加えられて比較され、比較出力がアント回路20
に加えられる。q・Y外符号検出回路8により特殊符号
が検出されると、フリップフロップ回路9にセットされ
る先頭ピッ1−位置情報の最上位ビットMSBは“1”
となる。
位ビットMSBがアンド回路18にオア回路22の出力
と共に加えられる。比較回1/& ]、 2には、フリ
ップフロップ回路7aにセットされた最上位ピッ1−M
SB、l!l:n−’lピッ1−とのnピッl−が次回
の読出ピッI・位置情報として、又フリップフロップ回
路9にセットされた先頭ピッl−位置情報のうらのn−
1ビツトとアンド回路19の出力を最上位ピッl−M
S Bとしたnビットが先頭ピッI・位置情報としてそ
れぞれ加えられて比較され、比較出力がアント回路20
に加えられる。q・Y外符号検出回路8により特殊符号
が検出されると、フリップフロップ回路9にセットされ
る先頭ピッ1−位置情報の最上位ビットMSBは“1”
となる。
従ってインハーク21の出力は“0゛点なり、又最上位
ビットMSBが“1”であるから、アンド回路19.2
0は開かれることになる。
ビットMSBが“1”であるから、アンド回路19.2
0は開かれることになる。
フリップフロップ回路7 aは、セレクタ11で選択さ
れたnビットとアンド回11δ18の出力とをセットす
るものであり、そのアンド回路18の出力をセットして
アンド回路14に加える構成を有している。従ってアン
ド回路18の出方が1”となることにより、クロック信
号CL、’Kがアンド回路I4を通過し、続出クロック
信号RCKが出力されることになる。
れたnビットとアンド回11δ18の出力とをセットす
るものであり、そのアンド回路18の出力をセットして
アンド回路14に加える構成を有している。従ってアン
ド回路18の出方が1”となることにより、クロック信
号CL、’Kがアンド回路I4を通過し、続出クロック
信号RCKが出力されることになる。
第4図は可変長符号情報パターンと符号長情報との対応
の一例を示すものであり、又特殊符号として“1000
00000001”(7)I2ピッ)構成を用いた場合
の動作の一例を第5図に示す。
の一例を示すものであり、又特殊符号として“1000
00000001”(7)I2ピッ)構成を用いた場合
の動作の一例を第5図に示す。
この第5図に於て、tば時刻、Aばマルチプレクサ4の
入力を上位ビットと下位ビット即ちフリップフロップ回
路4のセット出方を上位ビット、バッファメモリ2の続
出データを下位ビットとして示すものであり、支Bはフ
リップフロップ回路9のセット出力を示し、X印は不定
であることを示す。又Cはマルチプレクサ4の制御入力
即ち続出ビット位置情報を示す。又りは符号変換回路5
からの符号長情報、Eは加算回路10の出力、Fは比較
回路12の比較出力、Gばフリップフロップ回路7aの
出力を示す。
入力を上位ビットと下位ビット即ちフリップフロップ回
路4のセット出方を上位ビット、バッファメモリ2の続
出データを下位ビットとして示すものであり、支Bはフ
リップフロップ回路9のセット出力を示し、X印は不定
であることを示す。又Cはマルチプレクサ4の制御入力
即ち続出ビット位置情報を示す。又りは符号変換回路5
からの符号長情報、Eは加算回路10の出力、Fは比較
回路12の比較出力、Gばフリップフロップ回路7aの
出力を示す。
特殊符号検出回路内は、バッファメモリ2がら順次読出
される8ビツトのデータを少なくとも3回分保持して1
2ビツト構成の特殊符号を検出する構成を有するもので
あり、時刻t1に於ては、マルチプレクサ4に上位ビッ
トの“OO(l l 000θ″と下位ビットの“’
00000010”’とが加えられ、その時点で特殊符
号検出回路))により12ビツトの特殊符号が検出され
、フリップフ1」ツブ回路9には、最上位ピッ1−MS
Bを“l”とした特殊符号の先頭ビット位置情報“10
11“がセットされる。“’1011”内の011″は
特殊符号の先頭ビット位置がバッフアメ雪り2からの8
ビット並列データ中の4ビツト目であることを示すもの
である。
される8ビツトのデータを少なくとも3回分保持して1
2ビツト構成の特殊符号を検出する構成を有するもので
あり、時刻t1に於ては、マルチプレクサ4に上位ビッ
トの“OO(l l 000θ″と下位ビットの“’
00000010”’とが加えられ、その時点で特殊符
号検出回路))により12ビツトの特殊符号が検出され
、フリップフ1」ツブ回路9には、最上位ピッ1−MS
Bを“l”とした特殊符号の先頭ビット位置情報“10
11“がセットされる。“’1011”内の011″は
特殊符号の先頭ビット位置がバッフアメ雪り2からの8
ビット並列データ中の4ビツト目であることを示すもの
である。
又その時点で、マルチプレクサ4に読出ビット位置情報
Cとして“011 、”により4ビツト目を示している
店すると、符号変換■路5には“10ooooo・00
0010”の13ビツトが入力される。又719912
091回路9のセット出力の最上位ピッ)MSBが特殊
符号検出により1″となるから、インバータ21の出力
は“o″となり、又アン下回路19.20は開がちれる
。又比較回路12には、フリップフロップ回路9のセッ
ト出力Bの最上位ピッl−M S Bを除くn−1ビツ
トの“011”とアンド回1?& 19の出力の1”(
前回のインバータ21の出力が“I”:でフリップフロ
ップ回路23にこの“1”がセクトされていることによ
る)が最上位ビ゛ントMSBとして加えられ、且うフリ
ップフロップ回路7aのセラ1−出力Gの“0011”
が加えられ、両者は一致するので、比較回路12の出力
Fは“1”となり、アンド回1洛20の出力は“′1”
となる。それによりセレクタ11はフリップフロップ回
路9のセット出力Bを選択してフリップフロップ回路7
aに加えることなり、又フリップフロップ回路7bに1
″がセットされ、そのセット出力は制御回路6に特殊符
号検出回路報として加えられる。
Cとして“011 、”により4ビツト目を示している
店すると、符号変換■路5には“10ooooo・00
0010”の13ビツトが入力される。又719912
091回路9のセット出力の最上位ピッ)MSBが特殊
符号検出により1″となるから、インバータ21の出力
は“o″となり、又アン下回路19.20は開がちれる
。又比較回路12には、フリップフロップ回路9のセッ
ト出力Bの最上位ピッl−M S Bを除くn−1ビツ
トの“011”とアンド回1?& 19の出力の1”(
前回のインバータ21の出力が“I”:でフリップフロ
ップ回路23にこの“1”がセクトされていることによ
る)が最上位ビ゛ントMSBとして加えられ、且うフリ
ップフロップ回路7aのセラ1−出力Gの“0011”
が加えられ、両者は一致するので、比較回路12の出力
Fは“1”となり、アンド回1洛20の出力は“′1”
となる。それによりセレクタ11はフリップフロップ回
路9のセット出力Bを選択してフリップフロップ回路7
aに加えることなり、又フリップフロップ回路7bに1
″がセットされ、そのセット出力は制御回路6に特殊符
号検出回路報として加えられる。
又アンド回路20の出力が1″であると共にセレクタ1
1で選択されたフリップフロップ回路9のセット出力B
の最上位ビットMSBが“1″であるから、アンド回路
゛18の出力は“1”となり、フリップフロップ@1路
7aにこの“1”がセットされ、従ってアンド::回路
14の出力の読出クロック信号RCkは、り、ロック信
号CL Hのタイミングで1”となる。” 前述のように、・時刻t、1に於ては、符号変換回路5
7!1−らは可変長符号規:則に従うパターンが人力さ
れ才いないのも符−長情報は出力されず、又加算向路1
0の出力Eは′:、セレクタ11で選択さ奪:二ので×
印そ示すよ□うに、関係のないものと時刻t2に於ては
、読′1出りロック信号RCKによりバッファメモリ2
か□ら次の8ビツトのデータが読出されるので、その:
時点では特殊符号検出回路8では特殊符号が検出1され
ないものとなり、フリップフロップ回路9のセラl−出
力Bは、最上位セットされたn−1ビツトのu011″
が加えられ、符号変換回路5には4ビット目からのuO
oolooll”が加えられる。その時制御回路6はフ
リップフロップ回11PF7bからの特殊符号検出情報
を受信しているので、符号変換回路5に制御信号を加え
て、その出力りを*印で示すように強制的に” O]
00”とする。それにより加算回路10の出力Eは、“
011 ”と“′】00”との加算を行い、“’011
1”を出力することになる。
1で選択されたフリップフロップ回路9のセット出力B
の最上位ビットMSBが“1″であるから、アンド回路
゛18の出力は“1”となり、フリップフロップ@1路
7aにこの“1”がセットされ、従ってアンド::回路
14の出力の読出クロック信号RCkは、り、ロック信
号CL Hのタイミングで1”となる。” 前述のように、・時刻t、1に於ては、符号変換回路5
7!1−らは可変長符号規:則に従うパターンが人力さ
れ才いないのも符−長情報は出力されず、又加算向路1
0の出力Eは′:、セレクタ11で選択さ奪:二ので×
印そ示すよ□うに、関係のないものと時刻t2に於ては
、読′1出りロック信号RCKによりバッファメモリ2
か□ら次の8ビツトのデータが読出されるので、その:
時点では特殊符号検出回路8では特殊符号が検出1され
ないものとなり、フリップフロップ回路9のセラl−出
力Bは、最上位セットされたn−1ビツトのu011″
が加えられ、符号変換回路5には4ビット目からのuO
oolooll”が加えられる。その時制御回路6はフ
リップフロップ回11PF7bからの特殊符号検出情報
を受信しているので、符号変換回路5に制御信号を加え
て、その出力りを*印で示すように強制的に” O]
00”とする。それにより加算回路10の出力Eは、“
011 ”と“′】00”との加算を行い、“’011
1”を出力することになる。
この出力Eはセレクタ11に加えられ、その時点のフリ
ップフロップ回1/、& !]のセット出力Bの最上位
ビットM S Hは“()”であるから、アンド回路2
0の“0”の出力により、加算回路10の出力Eが選択
されてソリツプフL1ツブ回llPr7aに加えられる
。
ップフロップ回1/、& !]のセット出力Bの最上位
ビットM S Hは“()”であるから、アンド回路2
0の“0”の出力により、加算回路10の出力Eが選択
されてソリツプフL1ツブ回llPr7aに加えられる
。
又セレクタ11で選択された加算回路10の出力Eの最
上位ビットM S 13はO″であるから、アンド回路
18の出力は“0″となり、1ノLつでアンド回路14
の出力の続出クロック信号RCKは“O″であるから、
バッファメモリ2からの読出しは行われない。
上位ビットM S 13はO″であるから、アンド回路
18の出力は“0″となり、1ノLつでアンド回路14
の出力の続出クロック信号RCKは“O″であるから、
バッファメモリ2からの読出しは行われない。
時刻t3に於ては、マルチプサクサ4の入力データAば
変化ないが、続出ビット位置情報Cはパ111″で8ピ
ツ1〜目を示すものなっているので)/符号変換回12
&5には、“’001100104°′が入力される。
変化ないが、続出ビット位置情報Cはパ111″で8ピ
ツ1〜目を示すものなっているので)/符号変換回12
&5には、“’001100104°′が入力される。
この入カバターンのうち、第4図を参照すルと、” O
O1”の3ビツトが可変猛符号のパターンであるから、
符号変換回路5は“0011゛を符号長情報りとして出
力することになる。
O1”の3ビツトが可変猛符号のパターンであるから、
符号変換回路5は“0011゛を符号長情報りとして出
力することになる。
従って加算回路10の出力Eは“I 010 ”となる
。最上位ビットMSBが1゛となることにより、アンド
回路18の出力が“1゛となり、ソリツブフロップ回路
7aにこの“1”と、セレクタ11で選択された加算回
路10の出力Eとがセラ1−され、クロック信号CLK
のタイミングで読出クロック信号RCKが“1″となリ
ーハツファメモリ2から次の8ビツトのデータが続出さ
れ、次の時刻t4に示す状態に移行する。
。最上位ビットMSBが1゛となることにより、アンド
回路18の出力が“1゛となり、ソリツブフロップ回路
7aにこの“1”と、セレクタ11で選択された加算回
路10の出力Eとがセラ1−され、クロック信号CLK
のタイミングで読出クロック信号RCKが“1″となリ
ーハツファメモリ2から次の8ビツトのデータが続出さ
れ、次の時刻t4に示す状態に移行する。
時刻t4に於ては、ん゛ε出ビット位置情報が°゛01
0″で3ビット「1を示ずので、マルチプレクサ4から
符号変換面(?85に3ビツト目からの“100100
00”が加えられる。符号変換回路5では、” ] 0
01 ”の符号長情報1〕として“0100″を出力す
る。加算回路i (+の出力Eはパ0110″となり、
この加算回路10の出力13はセレクタ11を介し′ζ
フリツ、ブフロツプ回路7aにセットされ、次の読出ピ
ッ;−位置情報Cは“110”で7ヒツ1ヘト]を示ず
ものとなる。この場合のフリップフロップ回路7aのセ
ット出力Gの最上位ビットMSBは“0°′であるので
、読出クロック信号RCKは出力されない。
0″で3ビット「1を示ずので、マルチプレクサ4から
符号変換面(?85に3ビツト目からの“100100
00”が加えられる。符号変換回路5では、” ] 0
01 ”の符号長情報1〕として“0100″を出力す
る。加算回路i (+の出力Eはパ0110″となり、
この加算回路10の出力13はセレクタ11を介し′ζ
フリツ、ブフロツプ回路7aにセットされ、次の読出ピ
ッ;−位置情報Cは“110”で7ヒツ1ヘト]を示ず
ものとなる。この場合のフリップフロップ回路7aのセ
ット出力Gの最上位ビットMSBは“0°′であるので
、読出クロック信号RCKは出力されない。
次の時刻t5に於ては、ん“d出ビット位置情報Cが7
ビツト目を示すので、符号変換回路5には7ビツ1−目
からの“’ 00001011″が入力される。その入
力データのうらの“’ 000010 ”にり・1応し
た符号−i情報D′’ D 110”が符号変換回路5
から出力され、加算回路10の加算出力Eば” 110
0 ”となり、最上位ビットMSBが1″であることに
より、読出クロック信号RCl+:が出力され、バッフ
ァメモリ2から次の8ビットのデータが読出され、次の
時刻t6に示す状態に移行する。
ビツト目を示すので、符号変換回路5には7ビツ1−目
からの“’ 00001011″が入力される。その入
力データのうらの“’ 000010 ”にり・1応し
た符号−i情報D′’ D 110”が符号変換回路5
から出力され、加算回路10の加算出力Eば” 110
0 ”となり、最上位ビットMSBが1″であることに
より、読出クロック信号RCl+:が出力され、バッフ
ァメモリ2から次の8ビットのデータが読出され、次の
時刻t6に示す状態に移行する。
以下同様にして、時刻L8に移行すると、2))殊符号
検出回路8で特殊符号を検出し、フリップフロップ回路
9に最上位ピッl−M S Bをl”とし且つ先頭ビッ
ト位置情報を示す“101ビを一ヒツトする。その時点
の読出ビット位置情報Cは001 ”で、2ビツト目を
示すので、符ソ変庚回11&5には“”1010000
0″が加えられる。この入力データのうちの“101
”に対応して符号長情報りは’0011”となる。又加
算量1洛10の出力Eば“0100”となる。この時点
でll!i殊符号変換回路8で12ビツトの特殊符号を
検出し、フリップフロップ回路9に“1011”が・+
2″ンI−される。又比較回路12では、フリツブフl
」ツブ回路7aの出力Gの” l 001 ”と、フリ
ップフロップ回路9のセット出力Bとが人力されること
になり、フリップフロップ回路7aのセット出力Gの方
が大きいので、比較出力Fは0”となる。
検出回路8で特殊符号を検出し、フリップフロップ回路
9に最上位ピッl−M S Bをl”とし且つ先頭ビッ
ト位置情報を示す“101ビを一ヒツトする。その時点
の読出ビット位置情報Cは001 ”で、2ビツト目を
示すので、符ソ変庚回11&5には“”1010000
0″が加えられる。この入力データのうちの“101
”に対応して符号長情報りは’0011”となる。又加
算量1洛10の出力Eば“0100”となる。この時点
でll!i殊符号変換回路8で12ビツトの特殊符号を
検出し、フリップフロップ回路9に“1011”が・+
2″ンI−される。又比較回路12では、フリツブフl
」ツブ回路7aの出力Gの” l 001 ”と、フリ
ップフロップ回路9のセット出力Bとが人力されること
になり、フリップフロップ回路7aのセット出力Gの方
が大きいので、比較出力Fは0”となる。
従ってセレクタ11は加算回路lOの出力Eを選択し、
且つ続出クロック信号RCKは出力されない。
且つ続出クロック信号RCKは出力されない。
前述の場合、例えば伝送I洛におけるエラーによって可
変長符号の“101”に誤りがあり、特殊殊符号を検出
したことにより、フリップフロップ回路9の最上位ビッ
トMSBが“1”となり、インバータ21′の出力が“
θ″で且つ比較回路12の出力Fが叶0”であれば、続
出クロック信号RCKが出カニれず、且つフリップフロ
ップ回路7bもセットされないので、読出ピッ;・位置
情報Cに従って次のデータが符号変換回路5に入力され
る。 1 時刻t9に於ては、読出ビット位置情報Cが“100”
で5ビット目を示すから、符号変換回路5には5ビフト
目からのooooooooo。
変長符号の“101”に誤りがあり、特殊殊符号を検出
したことにより、フリップフロップ回路9の最上位ビッ
トMSBが“1”となり、インバータ21′の出力が“
θ″で且つ比較回路12の出力Fが叶0”であれば、続
出クロック信号RCKが出カニれず、且つフリップフロ
ップ回路7bもセットされないので、読出ピッ;・位置
情報Cに従って次のデータが符号変換回路5に入力され
る。 1 時刻t9に於ては、読出ビット位置情報Cが“100”
で5ビット目を示すから、符号変換回路5には5ビフト
目からのooooooooo。
10″が入力される。又フリップフロップ回路7aのセ
ット出力Gは“0100”となり、フリップフロップ回
路9のセット出力Bは1011″であるから、比較回路
12の出力Fは1”となる。それによりセレクタ11は
フリップフロップ回路9のセット出力Bを選択してフリ
ップフロップ回路7aに加え、又フリップフロップ回路
7bに“1”がセットされて制御回路6に特殊符号の検
出情報が通知される。フリップフロップ回路9のセット
出力Bがフリップフロップ回路7aにセットされること
により、続出クロック信号RCKが出力され、バッファ
メモリ2から次の8ビツトのデータが読出され、次の時
刻tloに示す状態に移行する。
ット出力Gは“0100”となり、フリップフロップ回
路9のセット出力Bは1011″であるから、比較回路
12の出力Fは1”となる。それによりセレクタ11は
フリップフロップ回路9のセット出力Bを選択してフリ
ップフロップ回路7aに加え、又フリップフロップ回路
7bに“1”がセットされて制御回路6に特殊符号の検
出情報が通知される。フリップフロップ回路9のセット
出力Bがフリップフロップ回路7aにセットされること
により、続出クロック信号RCKが出力され、バッファ
メモリ2から次の8ビツトのデータが読出され、次の時
刻tloに示す状態に移行する。
時刻tloに於ては、制御回路6からの制御信号により
符号変換回路5は*印で示す“oioo”を符号長情報
りとして出力する。又読出ビット位置情報は“011”
であるから、加算回路10の出力Eは0111”となる
。又そ蕊時点では、特殊符号の検出が行われていないの
で、フリップフロップ回峰9のセラ1出力Bの最上位ビ
ットMSBは“0”となる。又加算回1/Q 10の出
力Eが選択されてフ、リツブフ゛″ツブ回路7°にセッ
トされるが、そ曽最上位ビットM S B、は“0″′
であるから、読出り、′0ツク信号RCKは出力されな
い。
符号変換回路5は*印で示す“oioo”を符号長情報
りとして出力する。又読出ビット位置情報は“011”
であるから、加算回路10の出力Eは0111”となる
。又そ蕊時点では、特殊符号の検出が行われていないの
で、フリップフロップ回峰9のセラ1出力Bの最上位ビ
ットMSBは“0”となる。又加算回1/Q 10の出
力Eが選択されてフ、リツブフ゛″ツブ回路7°にセッ
トされるが、そ曽最上位ビットM S B、は“0″′
であるから、読出り、′0ツク信号RCKは出力されな
い。
このようにして、可変長符号のビット誤りがあって、特
殊竺号の一部を可変長−号とじ耳復号しても、特殊−号
を特殊符号検出回路8で検出することができるから、そ
の検出により、次の可変長。
殊竺号の一部を可変長−号とじ耳復号しても、特殊−号
を特殊符号検出回路8で検出することができるから、そ
の検出により、次の可変長。
符号の先頭から正しく復号を開始することができること
になり、、特殊符勺の次に来る制御情報も正しく検出で
き、ることになる。
になり、、特殊符勺の次に来る制御情報も正しく検出で
き、ることになる。
更に、動イ竺速度を決定する遅竺時間は1.フリップフ
ロラプリ路3とマルチプレクサ4と符号変換回路5と加
39:1ijlRx、oとセレクタjllとてンド回路
1,8.14とによるもので、等1〒;構成□ す、ショットキーT ′1’ Lとバインj;−ラR(
JMとにより構成し表場合には、動作速度を12JIl
lz以上41:t、L、:よヵ1ユ、およ4お。 □
・:以上説明したように、本発明は4、會変長符号列を
一定速度で受信するバッファメモリ′2から所定ct)
eッ、。アーヶ00..畷。□イ。
ロラプリ路3とマルチプレクサ4と符号変換回路5と加
39:1ijlRx、oとセレクタjllとてンド回路
1,8.14とによるもので、等1〒;構成□ す、ショットキーT ′1’ Lとバインj;−ラR(
JMとにより構成し表場合には、動作速度を12JIl
lz以上41:t、L、:よヵ1ユ、およ4お。 □
・:以上説明したように、本発明は4、會変長符号列を
一定速度で受信するバッファメモリ′2から所定ct)
eッ、。アーヶ00..畷。□イ。
を固定長符号に変換する復号化回路に於て、特殊符号を
検出したとき・先if?ット位竺情報と読出ビット位置
情報とを比較し、両者が1!腎か又は読出ビット位置情
報の方が大きいときG負よ、特殊符号検出に従って、特
殊符号の次からφ可変長符号の復号化を開始するように
している昇のであり、可変長符号のビット誤りがあって
、竺殊符号の一部を可変長符号として復号したとし苔も
、特殊符号の次から正しく可変長符号の復号1行うこと
が可能となり、又読出ビット位置情報をマルチプレク
4に加える径路 遅延時間を短くすることがで るので
、高速、動 が可能となる利点がある。
検出したとき・先if?ット位竺情報と読出ビット位置
情報とを比較し、両者が1!腎か又は読出ビット位置情
報の方が大きいときG負よ、特殊符号検出に従って、特
殊符号の次からφ可変長符号の復号化を開始するように
している昇のであり、可変長符号のビット誤りがあって
、竺殊符号の一部を可変長符号として復号したとし苔も
、特殊符号の次から正しく可変長符号の復号1行うこと
が可能となり、又読出ビット位置情報をマルチプレク
4に加える径路 遅延時間を短くすることがで るので
、高速、動 が可能となる利点がある。
一1図は従来の可 長符号の復号イ□し回路のプロ本鼻
明の実施例の一本回路とな 1:・ るブロック図、第3晶は本発明の実4缶例のブ1コツり
図、第4図は可変長符号のパターンと符号長情報との関
係の一例の説明図、第5図は本発明の実施例の動作説明
図である。 1は入力端子、2はバッファメモリ、3はフリップフロ
ップ回路、4はマルチプレクサ、5は符号変換回路、6
ば制御回路、7a、7bばフリップフロップ回路、8は
特殊符号検出回路、9は特殊符号の検出情報と先Of+
ビット位置情報をセットするフリップフロップ回路、1
0は続出ビット位置情報と符号長情報とを加算する加算
回路、11はセレクタ、12は比較回路、14,15.
1B。 19.20はアンド回路、21はインバータ、22はオ
ア回路、23ばハ゛ツファメモリ読出停止回路である。 特許出願人 富士通株式会社外1治 代理人弁理士 玉蟲久五部 外1名 第4図 +000 000(10111 (1110000010 0110、000011 01000001 00+1 001 0010 01 0010 1+ 0011 101 0 1 [101001 01101(10011 0110100010 1000100001II
明の実施例の一本回路とな 1:・ るブロック図、第3晶は本発明の実4缶例のブ1コツり
図、第4図は可変長符号のパターンと符号長情報との関
係の一例の説明図、第5図は本発明の実施例の動作説明
図である。 1は入力端子、2はバッファメモリ、3はフリップフロ
ップ回路、4はマルチプレクサ、5は符号変換回路、6
ば制御回路、7a、7bばフリップフロップ回路、8は
特殊符号検出回路、9は特殊符号の検出情報と先Of+
ビット位置情報をセットするフリップフロップ回路、1
0は続出ビット位置情報と符号長情報とを加算する加算
回路、11はセレクタ、12は比較回路、14,15.
1B。 19.20はアンド回路、21はインバータ、22はオ
ア回路、23ばハ゛ツファメモリ読出停止回路である。 特許出願人 富士通株式会社外1治 代理人弁理士 玉蟲久五部 外1名 第4図 +000 000(10111 (1110000010 0110、000011 01000001 00+1 001 0010 01 0010 1+ 0011 101 0 1 [101001 01101(10011 0110100010 1000100001II
Claims (1)
- 予め定められたピッ1−パターンの特殊符号間に制御借
りと可変長符号列を1111人した一定速度のデータを
受信するバッファメモリ、該バッファメモリから所定の
ビット長cl’を位で順次読出して読出ビット位置情報
に従ったビット位置から所定のビット&のデータを出力
するマルチプレクサ、該マルチプレクラ−からのデータ
を入力し可変長符号規則に従って可変長73吋を識別し
て該可変長符号の符号長情報を出力するfil’号変換
回路、該符号変換回路からの符号長情(弔と前記読出ビ
ット位置情報とを加算して次回の読出ビット位置1?#
報とする加算回路、前記特殊71号を検出して先11r
Jビット位置情+aを出力する特グ);符号検出回1洛
、該特殊符号検出回1洛からの先頭ピッ1−位置情報と
前記読出ビット位置情<4とを比較する比較回1?h、
該比較回路により比較して比較一致或いte+前記先r
!nビット位置情報の力が小さいとき該先(「1ピッ1
〜位置情報を次回の続出ビット位置情報とし、それ以外
のときは前記加算回路の出力を次回の読出ビット位置情
報とするセレクタ、前記特殊符号が検出され旧つ前記比
較回路の出力で前記セレクタを制御して前記続出ビット
位置情報を選択したとき、前記バッファメモリの読出し
を停止する回路を備えたことを特徴とする復号化回路
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58181428A JPS6072488A (ja) | 1983-09-29 | 1983-09-29 | 復号化回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58181428A JPS6072488A (ja) | 1983-09-29 | 1983-09-29 | 復号化回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6072488A true JPS6072488A (ja) | 1985-04-24 |
JPH0242275B2 JPH0242275B2 (ja) | 1990-09-21 |
Family
ID=16100598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58181428A Granted JPS6072488A (ja) | 1983-09-29 | 1983-09-29 | 復号化回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6072488A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5309156A (en) * | 1991-02-13 | 1994-05-03 | Fujitsu Limited | Variable-length code decoding device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5723363A (en) * | 1980-05-13 | 1982-02-06 | Eiemu Intern Inc | Method and device for compressing expanding facsimile transmission system data |
-
1983
- 1983-09-29 JP JP58181428A patent/JPS6072488A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5723363A (en) * | 1980-05-13 | 1982-02-06 | Eiemu Intern Inc | Method and device for compressing expanding facsimile transmission system data |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5309156A (en) * | 1991-02-13 | 1994-05-03 | Fujitsu Limited | Variable-length code decoding device |
Also Published As
Publication number | Publication date |
---|---|
JPH0242275B2 (ja) | 1990-09-21 |
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