JPH054037Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は複数のデイジタルデータの中から最大
値および最小値を検出する回路の改良に関するも
のである。

〔考案の概要〕

本考案が解決しようとする問題点は順次発生す
る複数のデイジタルデータの中から最大値および
最小値を検出する回路の高速化にある。

従来のこの種の回路の方式としてはある任意の
時点において、それまでに検出した最大値（又は
最小値）と、その時点に受け取つた新しいデータ
とを大小比較し、大きい（または小さい）方を新
たな最大（または最小）値とする遂次比較的方法
が一般的であつたが、本発明では、この遂次比較
を排除することにより、高速化を果そうとするも
のである。

〔従来の技術〕

順次発生される複数にデイジタルデータ群の中
から最大値および最小値を検出する回路の従来技
術の一例を第２図に示す。

図において１および２はラツチ回路、３および
４は比較回路、５は制御回路であつて１と３で構
成される回路に最大値検出または最小値検出のい
づれかを担当させ、２と４で構成される回路に他
方を担当させるのが普通であり、ここでは１と３
で最大値検出回路を、２と４で最小値検出回路を
構成するものとする。

この回路の動作の概要を次に示す。

ラツチ回路１と２はあらかじめ初期化してお
く。初期化としてデイジタルデータで表わしうる
最小値Ｏをラツチ１に、最大値（8bitデータなら
ば255）をラツチ２にセツトする。次に入力端６
から順次送られるデイジタルデータに対し、デイ
ジタルデータを受ける毎にラツチ回路１に記憶ず
みのデータ７と新データ６とを比較器３にて比較
し、データ６がデータ７より大きい場合に限り、
比較器３から発生される信号６＞７をもとに制御
回路５の制御によつて新データ６をラツチ回路１
にラツチする。一方これらの動作と全く並引にラ
ツチ回路２に記憶ずみのデータ８と新データ６と
を比較器４にて比較し、データ６がデータ８より
小さい場合に限り、比較器４から発生される信号
６＜８をもとに制御回路５の制御によつて新デー
タ６をラツチ回路２にラツチする。

この処理を順次新しいデイジタルデータが発生
されるごとに行うことにより、任意の時点におい
て、それ以前に発生されたデイジタルデータ群の
中の最大値が、ラツチ１また最小値がラツチ２に
記憶保持できるとするものであつた。

〔考案が解決しようとする問題点〕

前述の従来技術には新データを受け取る毎に、
それ以前に算出した最大値および最小値との比較
処理を行ない、その極値との大小条件が成立した
場合にのみ、新データに更新して保持を行うとい
うように比較処理と更新処理の２つの処理をシー
ケンシヤルに行う必要があるため、新データの受
け取り周期をあまり短くとることができなかつ
た。即ち最大、最小検出回路の高速性を向上させ
ることは困難であつた。本考案はこれらの欠点を
解決するため新データを受け取る際にそれ以前の
極値との比較処理を不要とすることにより、従来
技術よりもより高速に入力されるデータ群の最
大、最小検出能力を有する回路を提供することを
目的とする。

〔問題点を解決するための手段〕

本考案は上記に目的を達成するため、デイジタ
ルデータが取りうる値の数に相当する個数（8bit
デイジタルデータなら256個）のフリツプフロツ
プを並べ、デイジタルデータが取りうる個々の値
をアドレスとして、各々１ケづつのフリツプフロ
ツプを対応づけ、新データを受けるごとにそのデ
ータに対応するフリツプフロツプをセツトするよ
うにし、任意の時点においてこれらのフリツプフ
ロツプのうち、すでにセツトされているものの最
大アドレスと最小アドレスをエンコード出力する
ことにより最大値、最小値を検出しようとするも
のである。

〔作用〕

その結果、順次受ける入力データを他データと
比較判断することなく、対応フリツプフロツプを
セツトできるので、高速入力データに対しても対
応可能となる。

〔実施例〕

以下この考案の一実施例を第１図により説明す
る。

９はデコーダ回路で入力デイジタルデータをＮ
本の信号にデコードする回路、１０はＮ個のフリ
ツプフロツプで共通のリセツト信号で１１でＮ個
とも同時にリセツト可能とし、また、入力デイジ
タルデータのストロープ信号１２によつてデコー
ダ回路９からの信号で選択される１個のフリツプ
フロツプのみをセツトできるように構成されるも
のである。

１３，１４はプライオリテイエンコーダ、１５
は出力デイジタルデータの各ビツトの論理を反転
させるインバータ回路である。

プライオリテイエンコーダ１３，１４は、本実
施例においてはＮ本の信号のうちセツトされてい
る信号番号で最も大きいものをデイジタルデータ
にエンコードするものとし、この場合には、１３
の最も下位に接続される信号線を１４に最上位
に、１３の最上位に接続される信号線を１４の最
下位に接続する。

以下この動作について説明する。初期状態にお
いて１１において各クリツプフロツプはリセツト
される。その後デイジタルデータ６がストロープ
信号１２に同期して入力されると、データ６をデ
コーダ９でデコードし、デコード信号ラインで選
択される即ち、デイジタルデータに対応するフリ
ツプフロツプをセツトする。入力データを受ける
毎に本動作を繰り返すと、任意の時点において、
その以前に受けたことのあるデータに対応するフ
リツプフロツプはセツトされ、そうでないフリツ
プフロツプはリセツトのままの状態になつてい
る。

１３は任意の時点において、Ｎ個のフリツプフ
ロツプのうちセツトされているフリツプフロツプ
の最大番号を、元の入力デイジタル値６と同一ビ
ツト長のデイジタルデータにエンコードして７に
出力するが、これはとりもなおさずその時点にお
ける最大値にほかならない。また、フリツプフロ
ツプの各信号線が、そのフリツプフロツプの番号
の２の補数に相当する信号端子（１４の）に接続
されていることから、１４の出力はＮ個のフリツ
プフロツプのうちセツトされているフリツプフロ
ツプ番号の最小値の１の補数を出力するが、１５
により論理反転され、８は最小値を出力すること
となる。

〔考案の効果〕

本考案によれば、デイジタルデータを順次書き
込みするのみで任意の時点における最大値、最小
値を出力できることより、高速化が実現できる。

例えば、エンコーダ、Ｎ個のフリツプフロツプ
の入力段の部分は1bit×Ｎワードの書込専用のメ
モリの構成と基本的には同じであり、高速、高集
積のIC化技術も確立されていることから、小形、
高速のIC化が実現できる。

【図面の簡単な説明】

第１図は本考案の全体構成を示すブロツク図、
第２図は従来技術のブロツク図である。 ９……デコーダ、１０……フリツプフロツプ
（Ｎ個）、１３，１４……プライオリテイエンコー
ダ。

Claims (1)

【実用新案登録請求の範囲】
1. 複数個のフリツプフロツプを有し、入力される
   デイジタルデータ値をデコードし、対応する１つ
   のフリツプフロツプを選択して真値をセツトする
   手段と、各フリツプフロツプからの出力信号をプ
   ライオリテイエンコードする手段とを具備して構
   成することを特徴とした最大最小値検出回路方
   式。