JPS6072452A - 通信制御方式 - Google Patents
通信制御方式Info
- Publication number
- JPS6072452A JPS6072452A JP58181077A JP18107783A JPS6072452A JP S6072452 A JPS6072452 A JP S6072452A JP 58181077 A JP58181077 A JP 58181077A JP 18107783 A JP18107783 A JP 18107783A JP S6072452 A JPS6072452 A JP S6072452A
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- JP
- Japan
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- character
- program
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕 。
この発明は、複数の回線が独立に異なる通信規約での通
信をｉｊＪ能にした通信制御方弐忙関するものである。
信をｉｊＪ能にした通信制御方弐忙関するものである。
数値制御装置におけるＦＡコントローラにおいては、従
来、通信制御装置として、１つの通信規約によって単数
回線または複数回線を制御していた。したがって、複数
台の機器と個別の通信規約で通信を行う場合には、使用
する通信規約数に対応する数の通信制御装置を必要とし
ていた。
来、通信制御装置として、１つの通信規約によって単数
回線または複数回線を制御していた。したがって、複数
台の機器と個別の通信規約で通信を行う場合には、使用
する通信規約数に対応する数の通信制御装置を必要とし
ていた。
第１図は従来のこの種通信制御方式の一例を示すズロソ
ク図である。この図で、１００はコントローラであり、
主ＣＰＵＩ Ｏと通信制御装置２０とを有している。通
信制御装置２０１Ｃは、通信！ｔｉ制御用のＣＰＵ２１
．主Ｃ，ＰＵインターフェイス回路２２．制御プログラ
ムを格納したメモリ２３゜およびシリアル入出力装置２
４−１〜２４−ｎが設けられている。２０Ｇ−１〜２０
０ｎは制御対象機器（一般的には単に２００というンで
、ＮＣ装置、０ボツト、プログラマメルフ／トローラ等
である。そして、各制御対象機器２００はそれぞれのイ
ンターフェイス回路を介して通（ｆｆ制御装置２０のシ
リアル入出力装置、例えば２４−１゜２４−ｎに接続さ
れている。
ク図である。この図で、１００はコントローラであり、
主ＣＰＵＩ Ｏと通信制御装置２０とを有している。通
信制御装置２０１Ｃは、通信！ｔｉ制御用のＣＰＵ２１
．主Ｃ，ＰＵインターフェイス回路２２．制御プログラ
ムを格納したメモリ２３゜およびシリアル入出力装置２
４−１〜２４−ｎが設けられている。２０Ｇ−１〜２０
０ｎは制御対象機器（一般的には単に２００というンで
、ＮＣ装置、０ボツト、プログラマメルフ／トローラ等
である。そして、各制御対象機器２００はそれぞれのイ
ンターフェイス回路を介して通（ｆｆ制御装置２０のシ
リアル入出力装置、例えば２４−１゜２４−ｎに接続さ
れている。
このような場合、例えば制御対象機器２０Ｇ−１と２０
０− ｎが使用する通信規約（プロトコル）が同一であ
れは同時に制御可能であるが、そうでないと制御ができ
ない。例えば、通信規約としては用語とか伝送速度がそ
れぞれ定められているが、制御対象機器２００−１と２
００−ｎでこれが異っているとシリアル入出力装置２４
−１〜２４−ｎのｎ個が設けられていても実際には接続
できない欠点があった。
０− ｎが使用する通信規約（プロトコル）が同一であ
れは同時に制御可能であるが、そうでないと制御ができ
ない。例えば、通信規約としては用語とか伝送速度がそ
れぞれ定められているが、制御対象機器２００−１と２
００−ｎでこれが異っているとシリアル入出力装置２４
−１〜２４−ｎのｎ個が設けられていても実際には接続
できない欠点があった。
この発明は、上記の欠点を解消するためになされたもの
で、制御対象機器の通信規約に応じたプログラムを具備
することＫより、回線毎に独立した通信規約を実現する
ことができるようにし、既設の制御対象機器への適用を
容易にしたものである。以下、この発明について説明す
る。
で、制御対象機器の通信規約に応じたプログラムを具備
することＫより、回線毎に独立した通信規約を実現する
ことができるようにし、既設の制御対象機器への適用を
容易にしたものである。以下、この発明について説明す
る。
第２図はこの発明の一実施例を示す要部の構成図である
。この図で、第１図と同一符号は同一部分を示し、２５
はデータバス、２６− Ｉ Ｒ〜２６− ｎ Ｒは ｌ
＝ｎチャネル１文字受信完了割込信号線、２６−Ｉｓ〜
２６−ｉｓは １〜 ｎチャネジ２３−１〜２３ −ｎがそれぞれ独立に、かつ、取置え自在に設けられて
おり、また、各メモリ部２ｊ−１〜、２３−ｎはいずれ
も１文字送信完了割込−塩プログラム□ Ａ、１文字受信割込処理プログラムＢおよび１文３シの かうなっている。 □ 第３図は各メモリ部２３−１〜１３− ｎと制御入力と
の関係を示す図である。こめ図に示されるように、各メ
モリ部２３−１〜２ｊ ｎの１文字送信完了割込処理ブ
ロクラムＡはづ１そのメモリ部が接続されてい、るチャ
ネルの１文犬送（ｉｆ完完了信号へみＫよって動作を開
始し、そのヂャネルヘ１文字を送信する。制御対象機器
カ躯はその１文字の受信が完了したとき、１文字受イ呻
完了割込みが発生し、これＫよりそのチャネル４ｉ文字
受信完了割込処理ブρグラムＢによって１文字受信完了
の報告がなされ、次の文字の割込みを待つ。以下順次こ
のように１文字ずつの送出によって１文字列の送出が完
了し、１文字列受信完了の割込みで、１文字列送受信管
理プログラムＣがその文字列の送受を完了させる。
。この図で、第１図と同一符号は同一部分を示し、２５
はデータバス、２６− Ｉ Ｒ〜２６− ｎ Ｒは ｌ
＝ｎチャネル１文字受信完了割込信号線、２６−Ｉｓ〜
２６−ｉｓは １〜 ｎチャネジ２３−１〜２３ −ｎがそれぞれ独立に、かつ、取置え自在に設けられて
おり、また、各メモリ部２ｊ−１〜、２３−ｎはいずれ
も１文字送信完了割込−塩プログラム□ Ａ、１文字受信割込処理プログラムＢおよび１文３シの かうなっている。 □ 第３図は各メモリ部２３−１〜１３− ｎと制御入力と
の関係を示す図である。こめ図に示されるように、各メ
モリ部２３−１〜２ｊ ｎの１文字送信完了割込処理ブ
ロクラムＡはづ１そのメモリ部が接続されてい、るチャ
ネルの１文犬送（ｉｆ完完了信号へみＫよって動作を開
始し、そのヂャネルヘ１文字を送信する。制御対象機器
カ躯はその１文字の受信が完了したとき、１文字受イ呻
完了割込みが発生し、これＫよりそのチャネル４ｉ文字
受信完了割込処理ブρグラムＢによって１文字受信完了
の報告がなされ、次の文字の割込みを待つ。以下順次こ
のように１文字ずつの送出によって１文字列の送出が完
了し、１文字列受信完了の割込みで、１文字列送受信管
理プログラムＣがその文字列の送受を完了させる。
このようにして、メモリ部２３−１〜２３−ｎが並列的
に作動し、制御対象機器１００等との間に信号１の送受
を行う。
に作動し、制御対象機器１００等との間に信号１の送受
を行う。
第４１．図□は１文字列送信処理の７０−チャートであ
り１．主ＣＰＵプログラムＤ、１文字列送受信管理プロ
グラムＣ２および１文字送信完了割込処理プログラム八
にそれぞれ対応させて示してあり、＋１１〜Ｍはそれぞ
れステップ番号を示す。
り１．主ＣＰＵプログラムＤ、１文字列送受信管理プロ
グラムＣ２および１文字送信完了割込処理プログラム八
にそれぞれ対応させて示してあり、＋１１〜Ｍはそれぞ
れステップ番号を示す。
なお、・１〜ｎチヤネルのうち、任意の１つを表わすた
め、４ｍを用い“Ｃいる。また、点線は処理要求または
処理完了４１号を示し、一点鎖線の矢印は処理要求□ま
たは処理完了報告を示す。
め、４ｍを用い“Ｃいる。また、点線は処理要求または
処理完了４１号を示し、一点鎖線の矢印は処理要求□ま
たは処理完了報告を示す。
さて、主ＣＩ） ＵプログラムＤによってｍチャネル向
に、ｘ名字列が準備され（１１、送出要求を主ＣＰＵｌ
０から通信制御装置２０へ出−４ｆ２１゜この要求を許
可すると、１文字列送受信管理プログラムＣは”ｍチャ
ネルのシリアル入出力装置へ第２文字送出ケ行う（３）
。次３、＃、アヤネｋ（ｒ）を文字送ｍ完了割込みを行
い（４）、送出文字数が規門数だけ出されたかどうか判
断され（５）、完了でな５れば＃、ｎチャネルへ；第２
文字送出が行われ（６）、竺２文字の割込みが完了する
（７）。この第２文字は一様にして制御□ め；ステップ（８）で 示すと、このステッカ８）と同様なストテップ（９）、
・・・００．が所要。−文字列、な６ま、繰り：、返え
あわ、。
に、ｘ名字列が準備され（１１、送出要求を主ＣＰＵｌ
０から通信制御装置２０へ出−４ｆ２１゜この要求を許
可すると、１文字列送受信管理プログラムＣは”ｍチャ
ネルのシリアル入出力装置へ第２文字送出ケ行う（３）
。次３、＃、アヤネｋ（ｒ）を文字送ｍ完了割込みを行
い（４）、送出文字数が規門数だけ出されたかどうか判
断され（５）、完了でな５れば＃、ｎチャネルへ；第２
文字送出が行われ（６）、竺２文字の割込みが完了する
（７）。この第２文字は一様にして制御□ め；ステップ（８）で 示すと、このステッカ８）と同様なストテップ（９）、
・・・００．が所要。−文字列、な６ま、繰り：、返え
あわ、。
やり、、：、３．ッ、ｊａｒｎｃおＬ”Ｃ，：１３１Ｂ
−□ヵ８イアＫ ｔｘ ６ Ｌ （ＩＩ）、’Ｔ：、’
＊ ＪＩＭ １１！ｒ ’Ｒ７”Ｒ＠ カＪｌ ”；Ｃ
＊ Ｊｌ ａ ２〜割□：込完了となる ａ３゜、□２．□イ、□７゜ｉｆ 、Ｊ−Ｉ ＣｆＧよ
・１□ヶヤネル文字列送出完了報告を出し＝１、主ＣＰ
ＵプログラムＤは＃ｍチャネル１文字列：送出完了処理
、ｔ□い。９１．１字２０．）え１．ヵ、完する。・ユ
。−４の動作は制御対−象機器２（１０との通１信規約
により行われることはいうまでもない。
−□ヵ８イアＫ ｔｘ ６ Ｌ （ＩＩ）、’Ｔ：、’
＊ ＪＩＭ １１！ｒ ’Ｒ７”Ｒ＠ カＪｌ ”；Ｃ
＊ Ｊｌ ａ ２〜割□：込完了となる ａ３゜、□２．□イ、□７゜ｉｆ 、Ｊ−Ｉ ＣｆＧよ
・１□ヶヤネル文字列送出完了報告を出し＝１、主ＣＰ
ＵプログラムＤは＃ｍチャネル１文字列：送出完了処理
、ｔ□い。９１．１字２０．）え１．ヵ、完する。・ユ
。−４の動作は制御対−象機器２（１０との通１信規約
により行われることはいうまでもない。
一方、第５図は１文字列置イｉ処理のフローチャートで
あり、第４図と同様に各プログラムと処理を対応させで
ある。この図で、（２υ〜（ト）は各ステップを示す。
あり、第４図と同様に各プログラムと処理を対応させで
ある。この図で、（２υ〜（ト）は各ステップを示す。
この場合にも ｍチャネルの場合で説明しである。 ｍ
チャネルへ１文字受信完了割込みが行われるとＣυ、
Ｉｎチャネルより１文字′読込みが行われ（Ｉ！４、こ
れで、１文字列終了かどうか判断され（ハ）、割込み完
了となり０ａ、次の受信完了割込みを待つ。すプＩわち
、ステップ＆Ｌ（ハ）、 （２４１をステップ（２！９
で表わすと、このステップ（ハ）と同様なステップ（イ
）、・・・・・・・・・が所要の１文字列になるまで繰
り返え遅れる。そして、ステップ０７）において１ｍチ
ャネルより１文字読込みを行ったとき弼、送出終了の信
号によつ″Ｃ１文字列が終了したことが判断されると翰
、１文字列受信完了報告を出しく７）、割込みは完了す
るＧ３υ０これによって、１文字列送受信管理プログラ
ムＣは１ｍチャネルの１文字列受信完了報告を出し曽、
主ＣＰＵプログラムＤは＃ｍチャネル１文字列受イｄ完
了処理を行うＣｌ３１゜このようにして、各チャネルは
それぞれの通信規約にしたがってメモリ部２３−１〜２
３−ｎのプログラムによって信号の送受が多重に行われ
る。
チャネルへ１文字受信完了割込みが行われるとＣυ、
Ｉｎチャネルより１文字′読込みが行われ（Ｉ！４、こ
れで、１文字列終了かどうか判断され（ハ）、割込み完
了となり０ａ、次の受信完了割込みを待つ。すプＩわち
、ステップ＆Ｌ（ハ）、 （２４１をステップ（２！９
で表わすと、このステップ（ハ）と同様なステップ（イ
）、・・・・・・・・・が所要の１文字列になるまで繰
り返え遅れる。そして、ステップ０７）において１ｍチ
ャネルより１文字読込みを行ったとき弼、送出終了の信
号によつ″Ｃ１文字列が終了したことが判断されると翰
、１文字列受信完了報告を出しく７）、割込みは完了す
るＧ３υ０これによって、１文字列送受信管理プログラ
ムＣは１ｍチャネルの１文字列受信完了報告を出し曽、
主ＣＰＵプログラムＤは＃ｍチャネル１文字列受イｄ完
了処理を行うＣｌ３１゜このようにして、各チャネルは
それぞれの通信規約にしたがってメモリ部２３−１〜２
３−ｎのプログラムによって信号の送受が多重に行われ
る。
以上説明したようにこの発明は、メモリとして各制御対
象機器の通信規約にあったメモリ部を用い、これら各メ
モリ部を１文字送信完了割込処理プログラム、１文字受
信完了割込処理プログラム。
象機器の通信規約にあったメモリ部を用い、これら各メ
モリ部を１文字送信完了割込処理プログラム、１文字受
信完了割込処理プログラム。
および１文字列送受信管理プログラムで構成し、しかも
取替え自在としたので、複数の通６）Ｈ規約のそれぞれ
異なる制御対象機器との接続がプログラム部を取り替え
るのみで可能となる。したがって、既設の制御対象機器
との接続を簡単に行うことができるので広℃・利用が期
待される。
取替え自在としたので、複数の通６）Ｈ規約のそれぞれ
異なる制御対象機器との接続がプログラム部を取り替え
るのみで可能となる。したがって、既設の制御対象機器
との接続を簡単に行うことができるので広℃・利用が期
待される。
第１図は従来σ？通信制御方式の一例を示す７１ツク図
、第２図はこの発明の一実施例を示す侠部のブロック図
、第３図はメモリの構成を示す説明図、第４図は１文字
列送信処理を示すフローチャート、第５図は同じく１文
字列受信処理を示１フローチャートである。 図中、１０は主ＣＰＵ、２０は通信制御装置、２１はＣ
ＰＵ、２２は主ＣＰ Ｕインターフエイ２回路％２３は
メモリ、２４−１〜２４−ｎはシリアル入出力装置、１
００はコントローラ、２００は制御対象機器、Ａは１文
字送信完了割込処理プログラム、Ｂ４ｉ１文字受偵完了
割込処理ブ、ダラム、Ｃは１文字列送受イ１（管理プロ
グラムである・なお、図中の同一符号は同一または相当
部分を示す＠ 代理人 大岩増雄 （外２名） 第１図 第２図 第３図 ３
、第２図はこの発明の一実施例を示す侠部のブロック図
、第３図はメモリの構成を示す説明図、第４図は１文字
列送信処理を示すフローチャート、第５図は同じく１文
字列受信処理を示１フローチャートである。 図中、１０は主ＣＰＵ、２０は通信制御装置、２１はＣ
ＰＵ、２２は主ＣＰ Ｕインターフエイ２回路％２３は
メモリ、２４−１〜２４−ｎはシリアル入出力装置、１
００はコントローラ、２００は制御対象機器、Ａは１文
字送信完了割込処理プログラム、Ｂ４ｉ１文字受偵完了
割込処理ブ、ダラム、Ｃは１文字列送受イ１（管理プロ
グラムである・なお、図中の同一符号は同一または相当
部分を示す＠ 代理人 大岩増雄 （外２名） 第１図 第２図 第３図 ３
Claims (1)
- 通信制御用ＣＰＵ、制御プルグラムを格納したメモリ、
および複数のシリアル入出力装置を備えた通信制排穀＋
ｆｆｉを用い、前記シリアル入出力装置を介してそれぞ
れｉｌ＋制御対象機器の制御を行う通信制御方式におい
て、前記メモリとして前記制御対象機器が使用する通（
ＦＥ規約による１文字送信完了割込処理ブｐグラム、１
文字受信児了割込処理プログラムおよび１文字列送信管
理プログラムを格納したメモリ部を前記シリアル入出力
装置にそれぞれ対応させて取ゝ換え自在に設けたことを
特徴とする通信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181077A JPS6072452A (ja) | 1983-09-29 | 1983-09-29 | 通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181077A JPS6072452A (ja) | 1983-09-29 | 1983-09-29 | 通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072452A true JPS6072452A (ja) | 1985-04-24 |
Family
ID=16094401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181077A Pending JPS6072452A (ja) | 1983-09-29 | 1983-09-29 | 通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248838A (ja) * | 1985-08-28 | 1987-03-03 | Nec Corp | 情報収集方式 |
| JPS6276842A (ja) * | 1985-09-30 | 1987-04-08 | Mitsubishi Electric Corp | マルチ通信規約通信方式 |
-
1983
- 1983-09-29 JP JP58181077A patent/JPS6072452A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248838A (ja) * | 1985-08-28 | 1987-03-03 | Nec Corp | 情報収集方式 |
| JPS6276842A (ja) * | 1985-09-30 | 1987-04-08 | Mitsubishi Electric Corp | マルチ通信規約通信方式 |
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