JPS63114338A - 全二重デ−タ通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 全二重データ通信方式を採る通信制御装置の送信機構に
於いて、送信データを格納する送信データバッファを小
区分し、各小区分毎の制御情報を格納する制御情報領域
を設け、送信テキスト中に応答文字列を挿入して送出す
る際、通信制御プログラムが小区分された送信バッファ
に対応する制御情報領域にブロックチェック文字演算の
対象外と指定することにより、データ送信回路の動作を
中断することなく応答文字列を挿入する。

〔産業上の利用分野〕

本発明は全二重通信時の送信テキスト中に通信相手に対
する応答文字列の混入を許している通信手順に於けるテ
キスト送信方式に関するものである。

プログラム制御による通信制御装置に於いて、通信制御
プログラムの介入を極力抑え、データ送信回路の自律動
作の範囲を大きくして通信制御装置が取り扱う通信処理
量を拡大することが要求されている。此のためデータ送
信回路が応答文字列を自律的にブロックチェック文字演
算対象から除外することにより、通信制御プログラムに
介入要求を発生させずに通信を′Ｉａ続させることが望
まれている。

〔従来の技術〕

通信制御装置は内蔵するチャンネルアダプタを介してホ
ストコンピュータのチャンネルに接続され、授受するデ
ータの伝送制御、通信回線上で生ずる伝送誤りに対する
誤り制御等を行う。

通信制御装置は普通送信電文（テキスト）を例えば２５
６バイト程度の情報ブロックに分割し、各情報ブロック
の前にテキスト開始文字であるＳＴＸを付加し、各情報
ブロックの後に伝送ブロック終結文字であるＥＴＢを付
し、更にＥＴＢの末尾にＢＣＣを付加して送出する。

ＢＣＣはブロックチェック文字（ｂｌｏｃｋ　ｃｈｅｃ
ｋｃｈａｒａｃｔｅｒ）の略号であり、基本形データ伝
送手順に於いて伝送される情報ブロックの最後尾に付加
されるチェック文字のことであり、此のＢＣＣを生成す
る為の演算を普通ＢＣＣ演算と云う。

受信側は此の情報ブロックを受信してブロックチェック
を行い、良否を送信側へ成る規定時間内（例えば２００
ｍ５）に応答し、此の様な手順を採ることにより正確に
電文を送っている。尚此の応答信号を応答文字列と云う
。尚応答文字列は２文字列以上で応答文字列として識別
される文字列である。

第５図は従来の通信制御装置の送信側の一例を示す図で
ある。

図中、４１は制御メモリ、４２はデータメモリ、４３は
データ送信回路、４４．〜４４７は夫々回線対応部、４
５はプロセッサ、４１１は通信制御プログラム、４１２
１〜４１２１は夫々は回線毎の送信データバッファであ
る。

プロセッサ４５は制御メモリ４１に格納されている通信
制御プログラム４１１を実行するプロセッサで、複数回
線に対して多重制御を行う。

制御メモリ４１内には、通信制御プログラム４１１の他
に送信データバッファ４１２．〜４１２わが設けられ、
送信データバッファ４１２．〜４１２７は夫々各回線毎
の情報ブロックを収容するバッファである。

データ送信回路４３は各回線毎の情報ブロックにＳＴＸ
、ＥＴＢを付加し、夫々の回線対応部４４゜〜４４７に
送出する。

尚回線対応部４４．〜４４７は夫々回線＃１〜回線＃ｎ
に対応して設けられた回路である。

又データメモリ４２は各回線単位に送信文字の１文字を
保持しておく制御メモリでである。

全二重データ通信方式では周知の通り双方向の通信が同
時に行われるので、例えば下り回線の情報ブロックに、
上り回線の応答文字列を挿入しないと前記規定時間内に
応答出来ないことがある。

従って全二重データ通信方式の通信手順に於いては情報
ブロックの送信中に応答文字列を挿入しなければならな
いが、此の応答文字列を情報ブロックの中に挿入する場
合、応答文字列は自律的にＢＣＣ演算対象から除外する
必要がある。

従来の通信制御装置に於いて情報ブロック中の応答文字
列をＢＣＣ演算対象から除外する処理は通信制御プログ
ラム４１１により行われている。

通信制御プログラム４１１は送信データバッファ４１２
Ｉ〜４１２．１に格納されている送信データを調べ、Ｂ
ＣＣ演算の開始文字、及び終了文字を検出し、演算対象
文字に就いてＢＣＣ演算を行い、其の結果をＢＣＣ文字
として情報ブロックの最後に付加し、更に応答文字列を
情報ブロックの中に挿入する処理を行う。

此のプログラム処理は一時的にプロセッサ４５の負荷を
大きくすることになるので、多回線を制御する通信制御
装置では一度に行うことが出来ず、必然的にデータ送信
回路４３から、−文字送信毎に通信制御プログラム４１
１に対し割込みをかけて処理要求を求める。

通信制御プログラム４１１は処理要求割込みの度に次に
送信すべき文字をチェックし、必要な場合にはＢＣＣ演
算を行って演算結果を保持しておき、データ送信回路４
３に送信文字をセットして処理を終了する。

データ送信回路４３はセットされた新文字を現在送信中
の文字の送出が終わる迄データメモリ４２に保持してお
き、新文字の送出を開始した時点で、再び通信制御プロ
グラム４１１に対して次文字の処理要求の割込みを行う
。

〔発明が解決しようとする問題点〕

上記従来方式では一文字毎にプログラム処理を行い、其
の間に応答送信の必要が発生した場合には送信テキスト
文字の送出を保留し、通信制御プログラムが応答文字列
を挿入して送信している。

一般に通信制御装置の送信部に於いては通信制御プログ
ラムの介入を少なくして通信効率を上げる様に設計され
るものであり、通信制御プログラムが応答文字列を挿入
して送信することはプロセッサ４５の処理量が増大し、
従って通信容量の拡大を計ることは出来ないと云う欠点
があった。

〔問題点を解決するための手段〕

上記問題点は第１図の原理図に示す様に、各回線毎の送
信データを格納する送信データバッファ１２１〜１２１
を有し、通信制御プログラム１１が格納される第一制御
メモリ１、データ送信回路３、送信データ１文字毎にデ
ータ送信回路３の動作を規定する制御データが格納され
る第二制御メモリ２、及び通信制御プログラム１１を実
行するプロセッサ５を有する全二重データ送信方式を採
る通信制御装置の送信機構に於いて、各送信データバ・
ノファ１２＋〜１２７を夫々複数個の小データバッファ
１３１〜１３、に分割し、各小データバッファ１３＋　
〜１３１毎の制御情報を格納する制御情報（Ｐ　Ｓ　Ｄ
）領域制御メモリ３１をデータ送信回路３内に設けるこ
とにより解決される。

〔作用〕

本発明に依るとデータ送信回路３が第二制御メモリ２の
指示により小バッファ１３．〜１３．中の送信データを
回線に送出し、送信データ中の特定文字を開始文字とし
て以後の該データに対しＢＣＣの生成演算を行っている
時、通信制御プログラム１１が特定の小バッファ１３、
〜１３．に全二重通信の応答文字をセットした場合、セ
ットされた小バッファ１３．〜１３１１１に対応するＰ
ＳＤ領域１４．〜１４１．ｌにＢＣＣ生成演算の対象外
データであることを指定する制御データをセットするこ
とにより、データ送信回路３が特定の小バッファ１３、
〜１３．．の送信データの送出中は、該ＢＣＣ生成演算
を停止するので通信制御プログラムに対し従来方式の様
に介入要求を発生することがなくなり、通信効率が向上
すると云う利点が生まれる。

〔実施例〕

第２図は本発明に依る全二重データ通信方式の一実施例
を示す図である。

図中、１は第一制御メモリ、２は第二制御メモリ、３は
データ送信回路、４．〜４．は夫々各回線に接続される
回線対応部、５はプロセ・ンサ、１１は通信制御プログ
ラム、１２．−１２．は夫々１回線分の送信データバッ
ファ、１３１〜１３．は夫々ＬＩＢ、１４１〜１４．は
制御情轄（Ｐ　Ｓ　Ｄ）領域、３１は制御メモリである
。

従来方式と同じく第一制御メモリ１に通信制御プログラ
ム１１を格納し、更に各回線毎に送信データバッファ１
２．〜１２．を設ける。尚送信データバッファｔ２．〜
１２，１は従来技術の項で述べた送信データバッファ４
１２１〜４１２７に対応する。

本発明では各送信データバッファ１２．〜１２１を夫々
複数個の小領域１３＋〜１３ｎに区分する。尚此の小領
域を以下ＬＩＢと云う。

各ＬＩＢ１３＋〜１３．．に対応して夫々ＰＳＤ領域１
４、−１４．を第一制御メモリ１内に設け、此処に当該
ＬＩＢの制御情報ＰＳＤを格納する。

第３図は本発明に依るＰＳＤデータ構成例を示す図であ
る。

図中、１４１はＢＣＣ演算停止指示ビット、１４２は送
信終了指示ビット、１４３は当該ＬＩＢが動作を完了し
た時にデータ送信回路３から割込みを要求するための割
込み指示ビット、１４４は当該ＬＩＢ中の有効データカ
ウント、１４５はデータ送信回路３が書込む当Ｓｉｔ、
ｔｓ動作完了ステータス領域である。

通常ＰＳＤ領域１４１〜１４．は夫々２〜３バイト程度
の容量で、第３図に示す様にＢＣＣ演算の停止を指示す
るＢＣＣ演算停止指示ビン）１４１、送信終了指示ビッ
ト１４２、当該ＬＩＢが動作を完了した時にデータ送信
回路３から割込みを要求するための割込み指示ビット１
４３、当該ＬＩＢ中の有効データカラン）１４４、デー
タ送信回路３が凹込む当該ＬＩＢ動作完了ステータス領
域１４５が指定され、此れ等制御情報はパラメータ・ス
テータス・データＰＳＤと云う。

更にデータ送信回路３内に制御メモリ３１を設ける。制
御メモリ３１は通信制御プログラム１１が初期蓮− 値を書込み、データ通信回路３が使用する回線単位のメ
モリの集合である。

第４図は本発明に依る制御メモリ３１の一構成例を示す
図である。

図中、３１１は送信開始指示領域、３１２はＰＳＤデー
タの保持領域、３１３はＢＣＣ演算値の保持領域、３１
４はＬＩＢアドレス保持領域、３１５は次データの格納
元、種別等を指定する処理シーケンス保持領域である。

尚前述した様に本通信制御装置は各回線に対し多重制御
するので１、簡単のため回線＃１に就いて述べる。

従って以下に述べるＬＩＢ１３１〜１３１、及び此れ等
に対応するＰＳＤ領域１４．〜１４．は全て回線＃１用
のデータバッファ１２．内に設けられたものである。

本発明を要約すると、ＰＳＤデータにＢＣＣ演算対象外
であることを示す指定コードを設け、応答文字列をセッ
トしたＬＩＢに対応するＰＳＤに対し、通信制御プログ
ラムがＢＣＣ演算対象外の指定を行い、データ送信回路
３は同指定のあったＰＳＤに対応するＬＩＢ内のデータ
に就いてはＢＣＣ演算を行わず、同指定のないＰＳＤに
対応するＬＩＢ内のデータに就いては第二制御メモリ２
による認識結果により必要な場合はＢＣＣ演算を行うこ
とにより、送信テキスト中の応答文字列をＢＣＣ演算の
対象から除外出来る様にするものである。

の送信開始指示３１１を制御メモリ３１中に見つけると
、通信制御プログラム１１が同じ制御メモリ３１に初期
設定したＬＩＢアドレス３１４に相当するＰＳＤを第一
制御メモリ１から読出し、最初の送信データをＬＩＢか
ら読出す。

該データを入力として第二制御メモリ２を索引し、其の
出力指示によりＢＣＣ演算初期値、或いは演算の更新及
び更新値、及びＬＩＢ１３内のデータ／ＢＣＣ演算値の
内、何れかを次データとして送信するかの別を制御メモ
リ３１に書込み、該デー。

夕を回線対応部４．に転送する。

以後データ送信回路３は回線対応部４１からの次のデー
タ要求を検出すると、自律的に次データをＬＩＢ１３又
は制御メモリ３１から取出す。

ＬＩＢ１３内データの場合は上記と同様の処理をした後
、データを回線対応部４１べ転送する。

以上の処理を繰り返し実行する。

送信終了１４２があるＰＳＤ１４に対応するＬＩＢ１３
迄行くと、送信を終了し、通信制御プログラム１１に対
し割込みを発生する。

此の間、通信制御プログラム１１はプロセッサ５の外部
メモリ　（図示されていない）からの送信データをＬＩ
８１３群へ分割転送する処理を行う。

以上の過程に於いて応答文字列を送信する必要が起きた
時は、通信制御プログラム１１は次のＬＩＢ１３に応答
文字列を書込み、対応するＰ　Ｓ　Ｄ　２ｉ域にＢＣＣ
演算停止１４１の指示を書込んで、以後のＬＩＢ１３に
外部メモリからの送信データを転送する。

データ送信回路３は一つのＬＩＢ１３内のデータを送出
すると、対応するＰＳＤｅＮ域１４に完了ステータス１
４５を書込み、次ＬＩＢ１３に対応するｐｓＤを読出し
、送信を継続するが、ＰＳＤにＢＣＣ演算停止１４１の
指示がある時は第二制御メモリ２によらず、同ＬＩＢ１
３内のデータに関してはＢＣＣ演算を行わない。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、通信制御プロ
グラムによるデータ送信回路への処理介入を行うことな
しに送信テキスト中に応答シーケンス文字列を挿入して
送信することが可能になると云う大きい効果がある。

【図面の簡単な説明】

第１図は本発明の原理図である。 第２図は本発明に依る全二重データ送信方式の一実施例
を示す図である。 第３図は本発明に依るＰＳＤデータ構成例を示す図であ
る。 第４図は本発明に依る制御メモリ３１の一構成例を示す
図である。 第５図は従来の通信制御装置の送信側の一例を示す図で
ある。 図中、■は第一制御メモリ、２は第二制御メモリ、３は
データ送信回路、４１〜４ｎは夫々各回線に接続される
回線対応部、５はプロセッサ、１１は通信制御プログラ
ム、１２１〜１２ｎは夫々１回線分の送信データバッフ
ァ、１３１〜１３１は夫々ＬＩＢ、１４．〜１４１Ｉは
ＰＳＤ領域、３１は制御メモリ、４１は制御メモリ、４
２はデータメモリ、４３はデータ送信回路、４４．〜４
４７は夫々回線対応部、４５はプロセッサ、４１１は通
信制御プログラム、４１２．〜４１２１、は夫々は送信
データバッファ、１４１はＢＣＣ演算停止指示ビット、
１４２は送信終了指示ビット、１４３は当該ＬＩＢが動
作を完了した時にデータ送信回路３から割込みを要求す
るための割込み指示ビット、１４４は当該Ｌｉ３中の有
効データカウント、１４５はデータ送信回路３が書込む
当該ＬＩＢ動作完了ステータス領域、３１１は送信開始
指示領域、３１２はＰＳＤデータの保持領域、３１３は
ＢＣＣ演算値の保持領域、３１４はＬＩＢアドレス保持
領域、３１５は次データの格納元、種別等を指定する処
理シーケンス保持領域である。 桑　１　図 Ａ（承≦ｇ目してよろ谷二會子ニフ適俯方式ｎ−麦方乞
ｆ夕・ｊ＃　２　図 奉３　図 ）ヴＬイ肖■０足で１丁ζ１６弓／＠’ヌ斗しり３／の
オ帽緊威イタ・ｊ＃４図 珀しＬ／）通穂肝１泊甲欄針葭の１信イ則の一イタ・］
集５　Ｍ

Claims (1)

1. 【特許請求の範囲】 各回線毎の送信データを格納する送信データバッファ（
   １２＿１〜１２＿ｎ）を有し、通信制御プログラム（１
   １）が格納される第一制御メモリ（１）、データ送信回
   路（３）、 送信データ１文字毎に該データ送信回路（３）の動作を
   規定する制御データが格納される第二制御メモリ（２）
   、 及び該通信制御プログラム（１１）を実行するプロセッ
   サ（５）を有する全二重データ通信方式を採る通信制御
   装置の送信機構に於いて、 該各送信データバッファ（１２＿１〜１２＿ｎ）を夫々
   複数個の小データバッファ（１３＿１〜１３＿ｍ）に分
   割し、該各小データバッファ（１３＿１〜１３＿ｍ）毎
   の制御情報を格納する制御情報領域（１４＿１〜１４＿
   ｍ）を設け、該通信制御プログラム（１１）が初期値を
   書込み、該データ送信回路（３）の動作を規定する制御
   メモリ（３１）を該データ送信回路（３）内に設け、該
   データ送信回路（３）が該第二制御メモリ（２）の指示
   により該小バッファ（１３＿１〜１３＿ｍ）中の送信デ
   ータを回線に送出し、該送信データ中の特定文字を開始
   文字として以後の該データに対しブロックチェック文字
   の生成演算を行っている時、 該通信制御プログラム（１１）が特定の該小バッファ（
   １３＿１〜１３＿ｍ）に全二重通信の応答文字をセット
   した場合、 セットされた該小バッファ（１３＿１〜１３＿ｍ）に対
   応する制御情報領域（１４＿１〜１４＿ｍ）に該ブロッ
   クチェック文字生成演算の対象外データであることを指
   定する制御データをセットすることにより、 該データ送信回路（３）が特定の該小バッファ（１３＿
   １〜１３＿ｍ）の送信データを送出中は、該ブロックチ
   ェック文字生生成演算を停止することを特徴とする全二
   重データ通信方式。